[发明专利]半导体装置及其制造方法

说明书

本发明的实施方式提供一种能够容易地将衬底上的元件与存储单元阵列内的电极层连接的半导体装置及其制造方法。根据实施方式，半导体装置具备：第1衬底；逻辑电路，设置于所述第1衬底上；及存储单元阵列，设置于所述逻辑电路的上方，且包含被积层的多个电极层及设置于所述多个电极层上方的半导体层。所述装置还具备：第1及第2插塞，设置于所述逻辑电路的上方，且电连接于所述逻辑电路；焊盘，设置于所述第1插塞上；及金属配线层，设置于所述存储单元阵列上，电连接于所述半导体层，且电连接于所述第2插塞。

[相关申请案]

本申请案享有以日本专利申请案2019-169763号(申请日：2019年9月18日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

当在衬底上方的较高的位置配置存储单元阵列的情况下，存在难以将衬底上的元件与存储单元阵列内的电极层连接的情况。

发明内容

实施方式提供一种能够容易地将衬底上的元件与存储单元阵列内的电极层连接的半导体装置及其制造方法。

根据实施方式，半导体装置具备：第1衬底；逻辑电路，设置于所述第1衬底上；及存储单元阵列，设置于所述逻辑电路上方，且包含被积层的多个电极层、及设置于所述多个电极层上方的半导体层。所述装置还具备：第1及第2插塞，设置于所述逻辑电路的上方，且电连接于所述逻辑电路；焊盘，设置于所述第1插塞上；及金属配线层，设置于所述存储单元阵列上，电连接于所述半导体层，且电连接于所述第2插塞。

附图说明

图1是表示第1实施方式的半导体装置的构造的剖视图。

图2是表示第1实施方式的柱状部的构造的剖视图。

图3～8是表示第1实施方式的半导体装置的制造方法的剖视图。

图9是表示第2实施方式的半导体装置的构造的剖视图。

图10是表示第3实施方式的半导体装置的构造的剖视图。

图11是表示第4实施方式的半导体装置的构造的剖视图。

图12是表示第5实施方式的半导体装置的构造的剖视图。

图13是表示第6实施方式的半导体装置的构造的剖视图。

图14是表示第7实施方式的半导体装置的构造的剖视图。

具体实施方式

以下，参考附图对本发明的实施方式进行说明。在图1至图14中，对相同的构成附注相同的符号，并省略重复的说明。

(第1实施方式)

图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是将阵列芯片1与电路芯片2贴合所得的三维存储器。

阵列芯片1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘膜12、及存储单元阵列11下的层间绝缘膜13。绝缘膜12是第1绝缘膜的例子。绝缘膜12例如是氧化硅膜或氮化硅膜。层间绝缘膜13例如是氧化硅膜或包含氧化硅膜及其它绝缘膜的积层膜。

电路芯片2设置于阵列芯片1下。符号S表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备层间绝缘膜14、及层间绝缘膜14下的衬底15。衬底15是第1衬底的例子。层间绝缘膜14例如是氧化硅膜、或包含氧化硅膜及其它绝缘膜的积层膜。衬底15例如是硅衬底等半导体衬底。

图1表示与衬底15的表面平行且相互垂直的X方向及Y方向、及与衬底15的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向，将-Z方向作为下方向。-Z方向可以与重力方向一致，也可以不一致。