[发明专利]图案化TFC且并入ODI架构和有机衬底的任何堆积层中的方法

说明书

实施例包括半导体封装。半导体封装包括多个堆积层以及堆积层中的多个导电层。导电层包括第一导电层和第二导电层。第一导电层在第二导电层和堆积层上方，其中第一通孔耦合第一导电层和第二导电层。该半导体封装还包括堆积层中的薄膜电容器（TFC），其中第二通孔将TFC耦合到第一导电层，并且第二通孔具有比第一通孔的厚度小的厚度。第一导电层可以是第一级互连。堆积层可以是电介质。TFC可包括第一电极、第二电极和电介质。第一电极可在第二电极上方，并且电介质可在第一电极和第二电极之间。

技术领域

实施例涉及封装半导体装置。更特别地，实施例涉及并入在薄膜电容器（TFC）内的半导体装置。

背景技术

在过去的几十年，集成电路（IC）中的特征的缩放一直是日益增长的半导体行业背后的驱动力。缩放到越来越小的功能部实现了在半导体装置的有限有效面积（realestate）上增加功能单元的密度。例如，已经付出了很多努力将薄膜电容器（TFC）集成到半导体装置中以提高此类装置的性能。然而，在优化每个装置的性能的同时驱动缩放这些IC不是没有问题的。

现有的IC解决方案已经通过压低功率递送阻抗分布（impedance profile）的低频到中频部分（例如， 5 MHz）而实现了改进电压调节技术、插座（socket）技术、封装铜厚度等。然而，现有的技术尚不能显著改进功率递送阻抗分布的高频部分（例如， 10 MHz）。例如，减小此类装置的电容器的电感可能是解决第一下垂（droop）阻抗的有效的解决方案，但是这种解决方案难以用传统的去耦选项实现。

为了减小这些收缩IC中的电容器电感，现有的技术已经使用分立电容器，并将它们并入到封装衬底制造中。这种方法包括将电容器嵌入到衬底的核心区域中。然而，嵌入在衬底的核心区域内的电容器未能提供第一下垂阻抗分布的显著减小。另一种方法包括在衬底上设置焊盘侧电容器（LSC）以减小第一下垂阻抗分布。但是，这种方法只能将第一下垂阻抗分布减小大约25%，因为来自衬底通孔的电感贡献变成是主要瓶颈。

附图说明

在附图的各个图中通过举例而非限制性地示出本文描述的实施例，其中类似参考指示类似特征。此外，已经省略了一些常规的细节，以免与本文描述的本发明概念混淆。

图1A是根据一个实施例具有封装衬底的半导体封装的截面图的图示，该封装衬底具有薄膜电容器（TFC）、粘合层和多个堆积层（build-up layer）。

图1B是根据一个实施例具有封装衬底的半导体封装的截面图的图示，该封装衬底具有TFC、桥、多个管芯和包封层（encapsulation layer）。

图1C是根据一个实施例具有封装衬底的半导体封装的截面图的图示，该封装衬底具有TFC、粘合层、多个盲微通孔（BMV）和多个堆积层。

图2A-2E是根据一些实施例用于形成具有封装衬底的半导体封装的工艺流程的截面图的图示，该封装衬底具有TFC、粘合层。

图3A-3K是根据一些实施例用于形成具有封装衬底的半导体封装的工艺流程的截面图的图示，该封装衬底具有TFC、桥、多个管芯和包封层。

图4A-4M是根据一些实施例用于形成具有封装衬底的半导体封装的工艺流程的截面图的图示，该封装衬底具有TFC、粘合层、多个BMV和多个堆积层。

图5是示出根据一个实施例的计算机系统的示意性框图，该计算机系统利用具有封装衬底的半导体封装，该封装衬底具有TFC。

具体实施方式