[发明专利]半导体装置及其制造方法

说明书

实施方式涉及一种半导体装置及其制造方法。实施方式的半导体装置具备：半导体衬底，具有第1面、设置在较第1面更深位置的第1触点部、及从第1触点部突出至较第1面更高位置的第2触点部；积层体，在第1面上交替地积层着绝缘层与电极层；及半导体膜，在第2触点部上以与第1面垂直的第1方向在积层体内延伸。在第1触点部和第2触点部的界面上，第1触点部的与第1面平行的第2方向的长度长于第2触点部的第2方向的长度。

[相关申请案]

本申请案享有以日本专利申请2019-162305号(申请日：2019年9月5日)为基础申请案的优先权。本申请案因参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体制造装置及其制造方法。

背景技术

半导体装置中，存在将电极层积层而成的三维积层型半导体存储装置。该三维积层型半导体存储装置的制造步骤中存在如下步骤，即，形成将半导体衬底上积层而成的积层体贯通的孔，且在该孔内使半导体材料外延生长，形成触点部。此后，在触点部之上，形成包含存储膜的半导体膜。

发明内容

实施方式提供一种可充分地确保半导体衬底上形成的触点部与半导体膜的连接的半导体装置及其制造方法。

实施方式的半导体装置具备：半导体衬底，具有第1面、设置在较第1面更深位置的第1触点部、及从第1触点部突出至较第1面更高位置的第2触点部；积层体，在第1面上交替地积层着绝缘层与电极层；及半导体膜，在第2触点部上以与第1面垂直的第1方向在积层体内延伸。在第1触点部和第2触点部的界面上，第1触点部的与第1面平行的第2方向的长度长于第2触点部的第2方向的长度。

附图说明

图1是第1实施方式的存储单元阵列1的立体图。

图2是图1所示的存储单元阵列1的俯视图。

图3是沿着图2所示的切断线A-A'所得的剖视图。

图4是将图3的一部分放大所得的剖视图。

图5是表示积层体的形成步骤的剖视图。

图6是表示存储孔的形成步骤的剖视图。

图7是存储孔的放大图。

图8是表示底部区域的各向异性刻蚀步骤的剖视图。

图9是表示硅结晶的外延生长及硼的离子注入步骤的剖视图。

图10是表示未掺杂层的形成步骤的剖视图。

图11是表示半导体膜的成膜步骤的剖视图。

图12是表示狭缝的形成步骤的剖视图。

图13是表示牺牲层的刻蚀步骤的剖视图。

图14是表示绝缘膜的形成步骤的剖视图。

图15是表示电极层的形成步骤的剖视图。

图16是用以说明比较例的半导体装置的制造方法的剖视图。

图17是用以说明比较例的半导体装置的制造方法的剖视图。

图18是表示变化例1的存储单元阵列的主要部分构造的剖视图。

图19是表示变化例2的存储单元阵列的主要部分构造的剖视图。

具体实施方式

以下，一面参照附图一面说明实施方式。另外，实施方式并不限定本发明。