[发明专利]半导体装置及其制造方法

说明书

本发明涉及一种半导体装置及其制造方法。本发明的实施方式涉及一种半导体制造装置及其制造方法。实施方式的半导体装置具备：势垒金属层，其设置在绝缘层的表面；及导电层，其具有设置在势垒金属层的表面的第1金属层、及设置在第1金属层的表面的第2金属层。第2金属层包含与第1金属层相同的金属、及能够将与该金属键合的氟去除的杂质。

相关申请

本申请享有以日本专利申请2019-167191号(申请日：2019年9月13日)为基础申请的优先权。本申请是通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体制造装置及其制造方法。

背景技术

在制造半导体装置时，形成包含接触插塞、通孔插塞及字线等的布线。在形成该布线时，例如使用CVD(Chemical Vapor Deposition，化学气相沉积)及ALD(Atomic LayerDeposition，原子层沉积)等成膜技术。在此种成膜技术中，例如交替地导入六氟化钨(WF₆)等包含氟及金属的材料气体、与包含氢(H₂)的还原气体而形成布线。

发明内容

本发明的实施方式提供一种能够减少由氟引起的不良的半导体装置及其制造方法。

实施方式的半导体装置具备：势垒金属层，其设置在绝缘层的表面；导电层，其具有设置在势垒金属层的表面的第1金属层、及设置在第1金属层的表面的第2金属层。第2金属层包含与第1金属层相同的金属、及能够将与该金属键合的氟去除的杂质。

附图说明

图1是表示第1实施方式的半导体装置的主要部分的构成的剖视图。

图2是将电极层放大所得的剖视图。

图3是用来对形成阻挡绝缘层的制程进行说明的剖视图。

图4是用来对形成势垒金属层的制程进行说明的剖视图。

图5是用来对形成金属层的制程进行说明的剖视图。

图6是表示利用ALD进行的普通金属层的制造制程的流程图。

图7是将第2实施方式的半导体装置的主要部分放大所得的剖视图。

图8是表示第5实施方式中的金属层的制造制程的流程图。

具体实施方式

以下，一面参考图式一面对实施方式进行说明。此外，本发明不限于该实施方式。

下述实施方式是将本发明应用于三维积层型半导体存储器的字线，但也可以应用于字线以外的布线、例如接触插塞或通孔插塞。另外，还可以应用于三维积层型半导体存储器以外的半导体装置的布线。

(第1实施方式)

图1是表示第1实施方式的半导体装置的主要部分的构成的剖视图。图1所示的半导体装置1具备：半导体衬底10、积层体20、及存储膜30。

半导体衬底10例如为硅衬底。在半导体衬底上设置有积层体20。

积层体20如图1所示，具有多个电极层21及多个绝缘层22。多个电极层21及多个绝缘层22在与半导体衬底10正交的Z方向上交替地积层。多个电极层21作为三维积层型半导体存储器的字线发挥功能。多个绝缘层22例如包含氧化硅(SiO₂)，并将各电极层21绝缘分离。

图2是将电极层21放大所得的剖视图。电极层21如图2所示，具有阻挡绝缘层211(绝缘层)、势垒金属层212、金属层213(第1金属层)、及金属层214(第2金属层)。金属层213及金属层214构成导电层。