[发明专利]集成电路

说明书

本公开涉及集成电路。一种集成电路包括上拉电路、静电放电(ESD)首级防护电路和下拉电路。上拉电路耦合在焊盘和第一电压端子之间。ESD首级防护电路包括耦合至焊盘和上拉电路的第一端子，以及耦合至与第一电压端子不同的第二电压端子的第二端子。下拉电路具有耦合至焊盘、ESD首级防护电路和上拉电路的第一端子，以及耦合至第二电压端子的第二端子。下拉电路包括第一导电类型的至少一个第一晶体管，其第一端子耦合至下拉电路的第一端子。该至少一个第一晶体管的击穿电压大于ESD首级防护电路的触发电压。

技术领域

本公开一般地涉及集成电路。

背景技术

ESD事件产生极高的电压并导致短持续时间的高电流脉冲，这会损坏集成电路器件。对于集成电路器件的ESD保护设计，业界已经实现了两级ESD保护电路，包括例如ESD首级防护电路和受害器件。然而，在ESD首级防护电路导通之前，由于ESD首级防护电路的高快速开启电压，受害器件可能会被损坏。

发明内容

根据本公开的一个实施例，提供了一种集成电路，包括：上拉电路，耦合在焊盘和第一电压端子之间；静电放电(ESD)首级防护电路，包括耦合至所述焊盘和所述上拉电路的第一端子，以及耦合至与所述第一电压端子不同的第二电压端子的第二端子；以及下拉电路，包括耦合至所述焊盘、所述ESD首级防护电路和所述上拉电路的第一端子，以及耦合至所述第二电压端子的第二端子，其中，所述下拉电路包括第一导电类型的至少一个第一晶体管，所述至少一个第一晶体管的第一端子耦合至所述下拉电路的第一端子；其中，所述至少一个第一晶体管的击穿电压大于所述ESD首级防护电路的触发电压。

根据本公开的另一实施例，提供了一种集成电路，包括：电阻结构，耦合在第一电压端子和焊盘之间；第一有源区域，耦合到所述焊盘和所述电阻结构；第二有源区域，耦合在所述第一有源区域和第二电压端子之间，所述第二电压端子不同于所述第一电压端子；第一类型的第三有源区域，耦合到所述焊盘和所述第一有源区域；以及所述第一类型的第四有源区域，耦合在所述第三有源区域和所述第二电压端子之间，其中，所述第三有源区域的宽度大于所述第四有源区域的宽度；其中，所述第一有源区域和所述第二有源区域被包括在用作第一晶体管的结构中，并且所述第三有源区域和所述第四有源区域被包括在用作第二晶体管的结构中；其中，所述第二晶体管被配置为在所述第一晶体管截止时释放从所述焊盘注入的静电电荷。

根据本公开的又一实施例，提供了一种操作集成电路的方法，包括：通过第一有源区域和第二有源区域将静电电荷从焊盘释放到第一电压端子，所述第一有源区域耦合到所述焊盘，所述第二有源区域耦合在所述第一有源区域和所述第一电压端子之间；其中，所述第一有源区域和所述第二有源区域的导电类型相同并且宽度彼此不同，并且所述第一有源区域和所述第二有源区域被包括在具有第一击穿电压的第一晶体管中；以及通过ESD首级防护电路释放所述静电电荷，所述ESD首级防护电路具有与所述第一有源区域相耦合的第一端子以及与所述第一电压端子相耦合的第二端子，其中，所述ESD首级防护电路的触发电压低于所述第一击穿电压。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的集成电路的一部分的框图。

图2A是根据一些实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。

图2B是根据一些实施例的图2A中的集成电路的一部分的平面视图中的布局图。

图3A是根据各种实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。

图3B是根据一些实施例的图3A中的集成电路的一部分的平面视图中的布局图。

图3C是根据另一些实施例的图3A中的集成电路的一部分的平面视图中的布局图。