[发明专利]存储器装置及其操作方法在审
申请号: | 202010076706.1 | 申请日: | 2020-01-23 |
公开(公告)号: | CN112037835A | 公开(公告)日: | 2020-12-04 |
发明(设计)人: | 朴超龙;朴澈重 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | G11C16/04 | 分类号: | G11C16/04;G11C16/14;G11C16/30;G11C16/34 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 刘久亮;黄纶伟 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 存储器 装置 及其 操作方法 | ||
1.一种存储器装置,该存储器装置包括:
存储块,所述存储块包括多个存储器单元;
外围电路,所述外围电路被配置为对所述存储块执行擦除操作;以及
控制逻辑,所述控制逻辑被配置为:响应于从外部源接收到的中断命令,控制所述外围电路以中断所述擦除操作;响应于继所述中断命令之后接收到的恢复命令,通过使用多个擦除状态验证电压来确定所述多个存储器单元的擦除状态;并且基于确定结果来确定要施加到所述存储块的擦除电压的电平和所述擦除电压要被施加的擦除电压施加时间。
2.根据权利要求1所述的存储器装置,其中,所述控制逻辑包括:
擦除状态确定器,所述擦除状态确定器被配置为通过使用所述多个擦除状态验证电压来确定所述多个存储器单元的阈值电压是否对应于所述擦除状态的阈值电压分布;
擦除电压偏移储存器,所述擦除电压偏移储存器被配置为存储擦除电压偏移信息,所述擦除电压偏移信息表示根据所述多个擦除状态验证电压的施加次数的擦除电压偏移;以及
擦除电压确定器,所述擦除电压确定器被配置为根据所述擦除电压的施加次数以及所述擦除电压偏移信息来输出包括所述擦除电压的电平和所述擦除电压施加时间的擦除电压信息。
3.根据权利要求2所述的存储器装置,其中,所述擦除状态确定器基于通过所述多个擦除状态验证电压感测到的、所述多个存储器单元当中的导通单元或截止单元的数量来生成擦除状态确定信息。
4.根据权利要求3所述的存储器装置,其中,所述擦除状态确定信息包括关于直至所述导通单元的数量超过设定的参考数量为止擦除状态验证电压的施加次数的信息。
5.根据权利要求3所述的存储器装置,其中,所述擦除状态确定信息包括关于直至所述截止单元的数量小于设定的参考数量为止擦除状态验证电压的施加次数的信息。
6.根据权利要求2所述的存储器装置,其中,所述擦除电压偏移信息包括擦除电压幅度偏移和擦除电压施加时间偏移,所述擦除电压幅度偏移表示基于所述擦除电压的初始电压的、所述擦除电压的增加或减小,所述擦除电压施加时间偏移表示基于在所述擦除操作的初始循环中的所述擦除电压的施加时间的、所述擦除电压施加时间的增加或减少。
7.根据权利要求6所述的存储器装置,其中,随着所述多个擦除状态验证电压的施加次数增加,所述擦除电压幅度偏移增加。
8.根据权利要求6所述的存储器装置,其中,即使当所述多个擦除状态验证电压的施加次数增加时,所述擦除电压幅度偏移也保持相同。
9.根据权利要求6所述的存储器装置,其中,随着所述多个擦除状态验证电压的施加次数增加,所述擦除电压施加时间偏移减小。
10.根据权利要求6所述的存储器装置,其中,随着所述多个擦除状态验证电压的施加次数增加,所述擦除电压施加时间偏移增加。
11.根据权利要求2所述的存储器装置,该存储器装置还包括:擦除操作控制器,所述擦除操作控制器被配置为根据所述擦除电压信息控制所述外围电路以生成所述擦除电压。
12.根据权利要求1所述的存储器装置,其中,所述多个擦除状态验证电压高于与所述擦除状态相对应的擦除验证电压。
13.一种用于操作存储器装置以对包括多个存储器单元的存储块执行擦除操作的方法,该方法包括以下步骤:
响应于从存储器控制器接收到的擦除命令,执行所述擦除操作;
响应于从所述存储器控制器接收到的中断命令,中断所述擦除操作;
当从所述存储器控制器接收到恢复命令时,通过向所述多个存储器单元施加多个擦除状态验证电压来确定所述多个存储器单元的阈值电压状态;以及
基于确定操作的结果,确定要施加到所述存储块的擦除电压。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于爱思开海力士有限公司,未经爱思开海力士有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/202010076706.1/1.html,转载请声明来源钻瓜专利网。
- 上一篇:一种薄膜压电声波滤波器及其制造方法
- 下一篇:三维闪存及其阵列布局结构