[发明专利]非易失性存储器装置及其操作方法

说明书

本公开提供了页缓冲器电路的操作方法、非易失性存储器装置及其操作方法。一种非易失性存储器装置包括：包括多个存储器单元的存储器单元阵列、页缓冲器电路和控制逻辑电路。页缓冲器电路包括多个第一页缓冲器和多个第二页缓冲器，其各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器感测存储在存储器单元阵列中的数据并将所感测的数据转储到数据锁存器，数据锁存器将由感测锁存器转储的数据转储到高速缓存锁存器，并且高速缓存锁存器将由数据锁存器转储的数据发送到数据I/O电路。在包括在多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在多个第二页缓冲器中的至少一个中的数据锁存器执行数据转储操作。

相关申请的交叉引用

本申请要求2019年2月11日在韩国知识产权局提交的韩国专利申请No.10-2019-0015557的优先权，该申请的公开内容整体以引用方式并入本文中。

技术领域

本发明构思的示例性实施例涉及非易失性存储器装置及其操作方法，更具体地，涉及一种包括感测和读取存储器单元的数据的页缓冲器的非易失性存储器装置以及操作该非易失性存储器装置的方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储装置。半导体存储器装置可大致分类为易失性存储器装置和非易失性存储器装置。

非易失性存储器装置是即使电源切断时也能够保留所存储的信息的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪存装置可大致分类为NOR闪存和NAND闪存。

发明内容

根据本发明构思的示例性实施例，一种非易失性存储器装置包括存储器单元阵列、页缓冲器电路和控制逻辑电路，存储器单元阵列包括多个存储器单元。页缓冲器电路包括多个第一页缓冲器和多个第二页缓冲器，多个第一页缓冲器和多个第二页缓冲器各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器感测存储在存储器单元阵列中的数据并将所感测的数据转储到数据锁存器，数据锁存器将由感测锁存器转储的数据转储到高速缓存锁存器，高速缓存锁存器将由数据锁存器转储的数据发送到数据输入/输出(I/O)电路。控制逻辑电路被配置为控制页缓冲器电路，使得在包括在多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在多个第二页缓冲器中的至少一个中的数据锁存器执行数据转储操作。

根据本发明构思的示例性实施例，一种被配置为执行随机读取操作的非易失性存储器装置包括存储器单元阵列、页缓冲器电路和控制逻辑电路，存储器单元阵列包括页，页包括连接到相同字线的存储器单元。页缓冲器电路包括第一页缓冲器和第二页缓冲器，第一页缓冲器和第二页缓冲器各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器从存储器单元阵列感测数据并转储所感测的数据，数据锁存器选择性地转储由感测锁存器转储的数据，高速缓存锁存器将由数据锁存器转储的数据发送到数据输入/输出(I/O)电路。控制逻辑电路被配置为响应于接收到指示随机读取操作的命令和地址，控制第一页缓冲器的数据锁存器将第一数据转储到第一页缓冲器的高速缓存锁存器，并控制第二页缓冲器的数据锁存器不将第二数据转储到第二页缓冲器的高速缓存锁存器。