[发明专利]存储器件及其制造方法

说明书

公开了一种存储器件及其制造方法，所述器件包括：衬底，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；位于所述衬底上的存储单元，所述存储单元位于所述器件区；覆盖部分所述存储单元和切割区的填充层；以及位于所述填充层中的空腔。本申请的存储器件，通过在填充层中形成空腔，从而释放填充层的应力，避免了因填充层应力过大而导致的晶片翘曲度难以控制和存储单元中沟道孔对准校验偏移的问题，提高了器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器件及其制造方法，

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel hole Formation，SCF)结构形成具有存储功能的存储单元。存储单元(GB)包括用于存储的核心区域(core region)和用于电连接的台阶区域(stair-step region)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的填充层填充叠层结构的台阶区域，以使存储器件表面平整，有利于覆盖层的形成。

现有技术中，阵列平坦化(Array Planarization，APL)工艺的步骤包括：在半导体结构表面形成填充层，以及对填充层进行退火；利用掩膜刻蚀去除部分填充层；对半导体结构表面进行化学机械抛光；以及化学机械抛光。然而随着堆叠的存储单元层数越多，填充层的厚度也相应增高，因而填充层的应力也越来越大，应力不仅会对晶片衬底的翘曲度(bow)产生影响，而且会对存储单元(GB)造成压力，使得存储单元出现倾斜，进而导致沟道柱的对准校验出现偏差。

期望进一步改进存储器件的结构及其制造方法，以提高存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种存储器件及其制造方法，通过在填充层中形成空腔，释放填充层的应力，从而提高存储器件的良率和可靠性。

根据本发明的一方面，提供一种存储器件，包括：衬底，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；位于所述衬底上的存储单元，所述存储单元位于所述器件区；覆盖部分所述存储单元和切割区的填充层；以及位于所述填充层中的空腔。

优选地，所述空腔包括多个。

优选地，所述空腔的截面形状包括矩形，梯形，三角形中的任意一种。

优选地，所述空腔的底部到达所述衬底的表面。

优选地，所述空腔的高度不高于所述存储单元的高度。

优选地，所述填充层的高度不低于所述存储单元的高度。

优选地，所述存储单元包括核心区和台阶区，所述填充层覆盖所述存储单元的台阶区。

根据本发明的另一方面，提供一种存储器件的制造方法，包括：在衬底上形成多个存储单元，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；形成覆盖部分所述存储单元和切割区的填充层；在所述填充层中形成通道孔，所述通道孔的底部到达所述衬底表面；在所述通道孔上沉积氧化物，所述氧化物的填充率较低，容易在所述通道孔的开口处造成堵塞，形成空腔；以及进行表面平坦化处理。

优选地，所述在衬底上形成多个存储单元和形成覆盖部分所述存储单元和切割区的填充层的步骤之间，还包括：在所述存储单元核心区的表面形成第一掩膜层，其中，所述存储单元包括核心区和台阶区，所述第一掩膜层位于所述存储单元的核心区。