[发明专利]SoC内置高精度高速振荡器的数字校准方法及装置

说明书

本发明涉及电子技术领域，具体涉及一种SoC内置高精度高速振荡器的数字校准方法和装置。一种高速振荡器的数字校准方法，包括：片外辅助校准装置、片内I/O复用管理模块、OSC数字快速频率校准模块、校准结果判决器、片内高速振荡器、嵌入式Flash；其中，二分法递进式快速修正校准算法，支持校准寄存器Trim位宽参数化可配置，以满足不同的SoC芯片校准误差需求；片内高速振荡器的数字校准流程，经过二分法递归判决，可以快速找到阈值，不仅提高效率，而且简洁。进一步地，本发明还增加一级校准误差判决器，可进一步提高校准系统的半比特精度。此外，片外辅助校准装置提供低速的时钟基准，以及上位机校准操作界面，方便用户操作以及加速量产流程。

技术领域

本发明涉及电子技术领域，具体涉及一种SoC内置高精度高速振荡器的数字校准方法及装置。

背景技术

片内高速振荡器因其频率容易调节、元件体积小、低成本低能耗等特点被广泛用于定时器和脉冲源中。它可以无需外部激励信号就可以将直流信号转化成周期性交流信号。然而，在实际应用中片内高速振荡器会受到工艺和温度的限制，输出频率可能产生较大的误差。而传统的片内高速振荡器仅是达到对波形进行整形的目的，本质上没有提高片内高速振荡器周期精度的作用。频率校准模块中算法的精度和速度直接关系着片内高速振荡器的时钟电路的性能。如果采用步进式的算法，虽然最终可以得到目标值，但是收敛速度太慢，效率不高。

频率校准模块通过计数器检测时钟电路输出的时钟信号的频率。计数器在复位信号reset出现后，在一个低速的参考时钟高电平时，对时钟信号进行计数。当时钟频率符合要求恰好为高速时钟时，计数结果为N_Ref，此时不需要进行时钟校准。初始状态时，逻辑控制单元的adj_bit位的值为128，该控制信号用来控制片内高速振荡器。当时钟频率出现偏差时，在逻辑控制电路内部，通过编写代码，调整逻辑控制单元的各adj_bit位的输出值。

设计数器的计数结果为N，当时钟周期偏大，N小于N_Ref，此时数字逻辑控制单元的输出值调整为[adj_bit+1]，数字逻辑控制单元输出值的变化会导致电流镜开关阵列中输出电流大小的变化，该电流用于对时钟电路内部电容的充放电，电流的变化会使充放电时间发生变化，进而调整了输出时钟频率。时钟频率的变化又作为逻辑控制单元的输入，导致其内部计数器的计数值N发生变化。重复迭代数次，直至N的值满足N_Ref-1≤N≤N_Ref+1，此时输出时钟频率满足需求，校准完成。当时钟频率偏大时，计数结果N大于N_Ref+1，此时将adj_bit值调整为[adj_bit-1]，重复迭代数次，直至N的值满足N_Ref-1≤N≤N_Ref+1。

上述方案在校准寄存器位宽为8的典型应用下，需要40次以上的校准，才能达到产生稳定的时钟，收敛速度很慢。

发明内容

为此，本发明提供一种SoC内置低功耗高精度高速振荡器的数字校准方法及装置，以解决现有技术中高速振荡器的频率校准由于算法而导致的收敛速度慢的问题。

为了实现上述目的，本发明实施例提供如下技术方案：

根据本发明实施例的第一方面，一种高速振荡器的校准方法，包括：

获取片外辅助校准装置的基准频率；以及高速振荡器经校准后的输出频率；

根据所述基准频率，使用二分法递进式快速修正校准算法对高速振荡器的输出频率进行频率校准，以使高速振荡器的最终的输出频率符合预期。

进一步地，采用二分法递进式快速修正校准算法来对高速振荡器的输出频率进行频率校准，包括：

经过若干校准周期进行校准；每一个校准周期中使用二分法递进式快速修正校准算法，使得高速振荡器的输出频率逐次逼近预期频率。

进一步地，校准完成后，方法还包括：