[发明专利]多通道HDLC同步串口总线设备数据通信装置和方法

说明书

本发明公开了一种多通道HDLC同步串口总线设备数据通信装置和方法，其中，数据通信装置包括：ARM处理器、FPGA、FSMC总线和HDLC串口总线；ARM处理器与FPGA通过FSMC总线实现通信连接；FPGA设置有FIFO用于存储命令包和应答包，FPGA设置有多个通道的HDLC IP核分别与对应通道的HDLC串口总线相连接。通过本发明的技术方案，实现了多通道HDLC同步串口总线设备的数据通信，保证了通信数据的完整性。

技术领域

本发明涉及计算机总线通信技术领域，尤其涉及一种多通道HDLC同步串口总线设备数据通信装置和一种多通道HDLC同步串口总线设备数据通信方法。

背景技术

目前，现有的HDLC总线通信设备，通常采用一个ARM处理器连接HDLC总线控制器。如果需要实现多通道HDLC同步串口数据通信，由于传统的ARM处理器芯片不具备HDLC同步串口传输功能，如果采用外置芯片实现该功能的话可能会出现数据丢失。

发明内容

针对上述问题中的至少之一，本发明提供了一种多通道HDLC同步串口总线设备数据通信装置和方法，ARM处理器与FPGA通过FSMC总线和中断信号相连接，FPGA通过调用HDLCIP核与多路HDLC串口总线相连接，实现了多通道HDLC同步串口总线设备的数据通信，采用FPGA中的FIFO来缓存不同通道的数据，保证了通信数据的完整性。

为实现上述目的，本发明提供了一种多通道HDLC同步串口总线设备数据通信装置，包括：ARM处理器、FPGA、FSMC总线和HDLC串口总线；所述ARM处理器与所述FPGA通过所述FSMC总线实现通信连接；所述FPGA设置有FIFO用于存储命令包和应答包，所述FPGA设置有多个通道的HDLC IP核分别与对应通道的所述HDLC串口总线相连接。

在上述技术方案中，优选地，所述FIFO包括写FIFO和读FIFO，所述写FIFO用于存储所述ARM处理器通过所述FSMC总线发送至所述FPGA的命令包，所述读FIFO用于存储通过所述HDLC串口总线接收到的数据。

在上述技术方案中，优选地，所述命令包和所述应答包中包括通道号，所述FPGA根据所述通道号将所述命令包缓存至对应通道的所述写FIFO中，将所述应答包缓存至对应通道的所述读FIFO中。

在上述技术方案中，优选地，所述FIFO的深度为2048。

本发明还提出一种多通道HDLC同步串口总线设备数据通信方法，包括：ARM处理器通过FSMC总线向FPGA发送命令信号和数据；所述FPGA将所述数据缓存至FIFO中，并调用多个HDLC IP核将FIFO中的数据通过对应通道的HDLC串口总线发送出去；所述FPGA将通过所述HDLC串口总线接收到的数据缓存至对应通道的FIFO中，并由所述ARM处理器通过所述FSMC总线读取。

在上述技术方案中，优选地，所述ARM处理器通过所述FSMC总线向所述FPGA发送命令包，并发送中断信号以通知所述FPGA执行命令；所述FPGA执行命令后向所述ARM处理器返回应答包，并发送中断信号以通知所述ARM处理器命令执行完毕。

在上述技术方案中，优选地，所述FPGA将所述命令包缓存至写FIFO中，并调用所述HDLC IP核将所述写FIFO中的数据组包后通过对应通道的所述HDLC串口总线发送；所述FPGA将通过所述HDLC串口总线接收到的数据缓存至读FIFO中，并向所述ARM处理器发送中断信号以通知所述ARM处理器通过所述FSMC总线读取所述读FIFO中的数据。

在上述技术方案中，优选地，所述命令包和所述应答包中包括通道号，所述FPGA根据所述通道号将所述命令包缓存至对应通道的所述写FIFO中，将所述应答包缓存至对应通道的所述读FIFO中。

在上述技术方案中，优选地，所述FIFO的深度为2048。