[发明专利]MRAM存储器及MRAM阵列读取电路

权利要求书

1.一种MRAM阵列读取电路，其特征在于，包括追踪延时电路、字线驱动电路和灵敏放大器；

所述追踪延时电路的输入端与预设的时钟脉冲信号耦接，所述追踪延时电路的第一延时输出端与字线驱动电路耦接，所述追踪延时电路的第二延时输出端与所述灵敏放大器的使能端耦接，适于在所述时钟脉冲信号有效时，通过追踪MRAM阵列的阵列位线的放电过程对所述时钟脉冲信号分别进行第一延时和第二延时，生成第一延时信号和第二延时信号，分别作为MRAM阵列的阵列字线开启信号和灵敏放大器的使能信号；

所述字线驱动电路的输入端与所述追踪延时电路的第一延时输出端耦接，输出端与MRAM阵列的阵列字线耦接，适于在接收到所述阵列字线开启信号时，开启对应的阵列字线，使得被选取中的MRAM位存储单元和参考单元开启，以分别对对应的阵列位线和参考位线进行放电；

所述灵敏放大器的使能端与所述追踪延时电路的第二延时输出端耦接，所述灵敏放大器的正相输入端和反相输入端分别与MRAM阵列的阵列位线和参考单元的参考位线耦接，适于在接收到所述使能信号时，读取MRAM阵列的相应阵列位线上的数据点电压与所述参考单元的参考位线上的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。

2.根据权利要求1所述的MRAM阵列读取电路，其特征在于，所述追踪延时电路包括K个级联的复制位线放电单元，与每级的复制位线放电单元一一对应设置的预充电开关单元、复制位线电容、复制位线、复制字线和反相延时单元，以及预设的公共源极线；K为大于1的整数；

所述复制位线电容的第一端与本级的复制位线及本级的预充电开关单元的第三端耦接，所述复制位线电容的第二端接地；所述复制位线电容的容值为所述MRAM阵列的位线电容的容值的1/K；

所述预充电开关单元的第一端与预设的预充电脉冲信号耦接，所述预充电开关单元的第二端与所述灵敏放大器的正相输入端耦接，所述预充电开关单元的第三端与本级的复制位线电容的第一端耦接，适于在所述预充电脉冲信号有效时，在所述灵敏放大器的正相输入端与本级的所述复制位线电容之间形成通路，对本级的所述复制位线电容进行充电，以将本级的复制位线的电压上拉至预设的高电平；

所述复制位线放电单元的第一端与本级的复制位线耦接，所述复制位线放电单元的第二端与预设的公共源极线耦接，所述复制位线放电单元的第三端通过本级的复制字线与上一级反相延时单元的输出端耦接，适于在接收到上一级反相延时单元的输出端输出的放电使能信号时，在本级的复制位线与预设的公共源极线之间形成通路，对本级的所述复制位线电容进行放电，以将本级的复制位线的电压进行下拉；第1级的复制位线放电单元的第三端为所述追踪延时电路的输入端；

所述反相延时单元的第一端与本级的复制位线耦接，所述反相延时单元的第二端与下一级的复制位线放电单元的第三端耦接，适于在检测到本级的所述复制位线的电压低于预设的翻转电压时，将本级的复制位线的电压进行反相延时，作为下一级复制位线放电单元的放电使能信号并输出至下一级的复制字线；其中，K1级的反相延时单元的输出端为所述第一延时输出端，K级的反相延时单元的输出端为所述第二延时端；K1为小于K的整数。

3.根据权利要求2所述的MRAM阵列读取电路，其特征在于，K1的数值与所述时钟脉冲信号与所述阵列字线开启信号之间的时间差有关。

4.根据权利要求2所述的MRAM阵列读取电路，其特征在于，K的数值与所述时钟脉冲信号和所述使能信号之间的时间差相关。

5.根据权利要求2所述的MRAM阵列读取电路，其特征在于，所述预充电开关单元包括第一NMOS晶体管；

所述第一NMOS晶体管的栅端与所述预充电脉冲信号耦接，所述第一NMOS晶体管的漏端与MRAM阵列的对应位线耦接，所述第一NMOS晶体管的源端与本级的所述位线电容的第一端耦接。