[发明专利]半导体结构及其制备方法

说明书

本发明提供一种半导体结构及其制备方法，包括如下步骤：形成结构层，包括第一区域及第二区域；结构层内形成有沟道通孔，第一区域内沟道通孔的密度大于第二区域内沟道通孔的密度；于结构层内形成栅极间隙，包括第一沟槽、第二沟槽及第三沟槽；第一沟槽位于第一区域内，第三沟槽位于第二区域内，第二沟槽位于第一区域与第二区域的交界处，第二沟槽的深度小于第一沟槽的深度及第三沟槽的深度。本发明的半导体结构中，栅极间隙位于沟道通孔密度不同的第一区域及第二区域的交界处的第二沟槽深度小于位于第一区域及第二区域的第一沟槽及第三沟槽的深度，可以避免栅极间隙向沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

在现有技术中，随着工艺的发展，3D NAND(三维存储器)中的叠层结构的牺牲层及栅间介质层层数越来越多，对于包括层数较多的所述叠层结构的三维存储而言，由于在所述叠层结构的核心区域(Core区域)及台阶区域形成的沟道通孔的密度不同(譬如，所述核心区域为9排沟道通孔的排列方式，所述沟道通孔的密度较大，而所述台阶区域为3排沟道通孔的排列方式，所述沟道通孔的密度较小)，这会导致在核心区域及台阶区域的交界处(即所述沟槽通孔的密度不同的两个区域的交界处)存在局部应力差；又所述叠层结构中的所述牺牲层一般为氮化硅层，所述栅间介质层一般为氧化硅层，所述氮化硅层中的Si-N键的键能低于Si-O键的键能，在所述核心区域与所述台阶区域交界处的所述氮化硅层中的Si-N键长被拉更长，键长被拉长的Si-N键更容易在采用干法刻蚀工艺形成栅极间隙时被刻蚀机台上电极产生并加速的正离子打断并反应，从而在所述核心区域与所述台阶区域交界处造成损伤而形成栅极间隙向所述沟道通孔方向的凸起(即所述核心区域与所述台阶区域交界处的所述栅极间隙向所述沟道通孔方向延伸)；随着栅极间隙深度的增加，所述核心区域与所述台阶区域交界处的所述损伤越明显，甚至会使得栅极间隙延伸至沟道通孔内；又沟道通孔内形成有功能侧壁及沟道层，若栅极间隙延伸至沟道通孔内，在栅极间隙内填充形成共源线后很容易造成漏电的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：

形成结构层，所述结构层包括第一区域及第二区域；所述结构层内形成有沟道通孔，所述沟道通孔位于所述第一区域及所述第二区域内，且所述第一区域内所述沟道通孔的密度大于所述第二区域内所述沟道通孔的密度；及

于所述结构层内形成栅极间隙，所述栅极间隙包括第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域内，所述第三沟槽位于所述第二区域内，所述第二沟槽位于所述第一区域与所述第二区域的交界处，一端与所述第一沟槽相连接，另一端与所述第三沟槽相连接，所述第二沟槽的深度小于所述第一沟槽的深度及所述第三沟槽的深度。

上述实施例中形成的半导体结构中，所述栅极间隙位于所述沟道通孔密度不同的所述第一区域及所述第二区域的交界处的所述第二沟槽深度小于位于所述第一区域及所述第二区域的所述第一沟槽及所述第三沟槽的深度，所述第一区域及所述第二区域的交界处没有深度较大的沟槽，可以避免由于所述第一区域与所述第二区域的交界处存在应力差而导致的所述栅极间隙向所述沟道通孔延伸，从而避免在对栅极间隙填充后造成漏电。

可选地，形成所述结构层包括如下步骤：

形成包括依次交替叠置的牺牲层及栅间介质层的叠层结构，所述叠层结构包括核心区域及位于所述叠层结构边缘的台阶区域，其中，所述核心区域为所述第一区域，所述台阶区域为所述第二区域；

于所述叠层结构内形成所述沟道通孔，所述沟道通孔沿厚度方向贯穿所述叠层结构；及

于所述叠层结构的上表面形成覆盖介质层。