[发明专利]使用梳状路由结构以减少金属线装载的存储器件

说明书

一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及所述第一衬底上的一个或多个外围器件。所述第二半导体结构包括与多个竖直结构中的第一组电耦合的第一组导电线以及与所述多个竖直结构中的第二组电耦合的第二组导电线，所述多个竖直结构中的第二组不同于所述多个竖直结构中的第一组。所述第一组导电线与所述多个竖直结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个竖直结构的相对端竖直隔开一定距离。

背景技术

本公开的实施例涉及三维(3D)存储器件及其制作方法。

闪速存储器件已经经历了快速发展。闪速存储器件可以在没有电力的情况下对数据进行相当长时间的存储(即，它们具有非易失性存储器的形式)，并且具有诸如高集成度、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度并降低其成本，已经开发出了三维NAND闪速存储器件。

三维NAND闪速存储器件包括布置在衬底之上的字线的堆叠层，其中，多个半导体沟道通过字线并且与字线相交，进入p型和/或n型注入衬底。底部/下栅电极起着底部/下选择栅(BSG)的作用。顶部/上栅电极起着顶部/上选择栅(TSG)的作用。后道工序(BEOL)金属起着位线(BL)的作用。顶部/上选择栅电极和底部/下栅电极之间的字线/栅电极起着字线(WL)的作用。字线与半导体沟道的交叉形成了存储单元。WL和BL通常相互垂直(例如，沿X方向和Y方向)布置，并且TSG沿垂直于WL和BL两者的方向(例如，沿Z方向)布置。

发明内容

文中公开了三维存储器件架构及其制作方法的实施例。所公开的结构和方法提供了用于各种金属线(例如，位线)的交错制作，以降低同一平面上的金属线的密度。降低金属线密度带来线之间的降低的串扰以及更快的编程速度。

在一些实施例中，一种存储器件包括第一半导体结构和第二半导体结构。所述第一半导体结构包括第一衬底以及处于所述第一衬底上的一个或多个外围器件。所述第一半导体结构还包括具有第一导体层的一个或多个互连层。所述第二半导体结构包括第二衬底以及设置在所述第二衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述第二半导体结构还包括通过所述堆叠层竖直延伸的多个结构。所述第二半导体结构还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。

在一些实施例中，一种存储器件包括衬底以及设置在所述衬底的第一表面上方的具有交替的导体和绝缘体层的堆叠层。所述存储器件还包括通过所述堆叠层竖直延伸的多个结构。所述存储器件还包括与所述多个结构中的第一组电耦合的第一组导电线以及与所述多个结构中的不同于所述第一组的第二组电耦合的第二组导电线。所述第一组导电线与所述多个结构的一端竖直隔开一定距离，并且所述第二组导电线与所述多个结构的相对端竖直隔开一定距离。所述存储器件还包括具有处于所述存储器件的顶表面处的第一导体层的一个或多个互连层、以及处于所述存储器件的所述顶表面处的键合表面。另一半导体器件被配置为在所述键合界面处与所述存储器件键合。

在一些实施例中，所述第二半导体结构进一步包括一个或多个第二互连层，所述一个或多个第二互连层包括第二导体层。

在一些实施例中，所述存储器件进一步包括处于所述第一半导体结构和所述第二半导体结构之间的键合界面，其中，所述第一导体层在所述键合界面处接触所述第二导体层。

在一些实施例中，所述多个结构包括一个或多个NAND存储器串。

在一些实施例中，所述一个或多个NAND存储器串均包括围绕芯绝缘材料的多个层，其中，所述多个层包括阻挡层、存储层、隧道层和沟道层。

在一些实施例中，所述导电材料包括掺杂多晶硅。

在一些实施例中，所述多个结构包括一个或多个导电触点。