[发明专利]基于校验子矩阵分割的LDPC编码硬件实现方法

权利要求书

1.一种基于编码子矩阵分割的LDPC编码硬件实现方法，具有如下技术特征：为了提高编码的并行度，同时也为了使编码模块化、节约硬件资源以及实现模块化编码，在FPGA编码时，基于FPGA的VHDL语言，首先将生成矩阵的校验部分按循环子阵的大小进行列分块，每个列块含一个或多个循环子矩阵；将属于同一列块的循环子阵的首行存储于ROM表中；ROM表对应于LDPC生成矩阵校验部分的一部分，每一个ROM表作为一个基本编码单元的编码子模块PE；编码状态机调用不同的编码子模块PE，从ROM表中读出一个数据存入编码移位寄存器，将输入的一比特信息，扩展为与基本编码子阵列数相同的行向量，通过与及异或操作运算，使用1比特的输入信息同时完成多个一个循环子阵行的校验，实现LDPC编码对应的校验序列和信息序列，基于ROM表的子阵存储以及生成矩阵的分块编码硬件实现编码子矩阵的分割，完成子模块的编码。

2.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：待所有基本编码单元完成编码，得到码字信息位和校验位，最后从数据输出接口完成输出。

3.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：编码时，划分为每一块的行包含一个循环子阵或包含多个循环子阵，通过读取不同的ROM地址切换不同的循环子阵，而这一过程是通过状态控制模块实现，状态控制模块通过状态控制对每个子模块进行单独编码，最后将所有子模块的结果拼接起来构成总的编码，从而实现LDPC码的编码。

4.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：针对原模图基矩阵结构的扩展分裂，采用CCSDS标准推荐的原模图扩展法来得到LDPC码的生成矩阵G，扩展方法使用渐进边增长PEG算法，基于原模图扩展的AR4JA码优化构造方法，并在原模图构建模板的基础上,通过扩展校验节点关联的复合节点，建立AR4JA编码立体Tanner图模型，得到所需的LDPC生成矩阵G。

5.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：设LDPC码生成矩阵，P是K×(N-K)维的稠密准循环矩阵，则密准循环矩阵P为如下所示：G＝[I,P]，其中，I是LDPC的K×K单位矩阵。

6.如权利要求5所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：稠密准循环矩阵P如下所示：

其中，M表示构成该LDPC码校验矩阵的循环子阵，m、n分别表示循环子阵的行列数。

7.如权利要求6所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：校验矩阵P的L阶循环矩阵M_i,j如下所示，

其中，a表示该循环子阵的每一个元素，i＝1,2,...,m,j＝1,2,...,n；在使用该LDPC码进行仿真时L＝14，m＝56，n＝14。

8.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：对基本编码单元进行编码时，编码从第i＝1个信息比特，循环子阵的第j＝1行开始，对基本编码单元进行编码时，从ROM表中读出第i个信息比特α，数据存入编码移位寄存器，将这一输入一比特信息α进行比特扩展，比特扩展为与循环子阵阶数L相同的行向量；则扩展之后变为比特信息

然后将比特信息A和编码移位寄存器中的值相与，得到中间矢量B；再将与的结果B与校验移位寄存器中值进行异或，使异或的结果覆盖当前校验移位寄存器。

9.如权利要求8所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：异或的结果覆盖校验移位寄存器后，判断是否需要重新读取新的子阵存入编码寄存器，若是则从ROM表中读取新的子阵，否则循环右移当前编码寄存器，继续编码，重复上述的过程直至所有编码子阵参与运算，待所有基本编码单元完成编码，得到码字信息位和校验位后完成输出。

10.如权利要求1所述的基于编码子矩阵分割的LDPC编码硬件实现方法，其特征在于：在判断是否需要重新读取新的子阵时，判断寄存器移位次数j是否小于准循环子阵的阶数L，如果校验比特j＜阶数L，根据首行的循环，将编码移位寄存器中的值右移一位，j＝j+1，反馈到输入一比特信息步骤，继续往下循环，得到码字信息位和校验位后结束程序；否则，编码下一个信息，i＝i+1，且进行下一个循环子阵的编码，此时j＝1，然后判断i是否小于校验矩阵P每个子阵中准循环矩阵的个数m，继续从ROM表中读出一个数据存入编码移位寄存器，继续编码，直至所有循环子阵完成校验。