[发明专利]一种具有失调消除功能的高速采样放大器

说明书

本发明公开了一种带有失调消除功能的高速采样放大器，涉及集成电路技术，本发明由一个高速采样放大器、两组4bit开关电容阵列以及一个二分算法控制逻辑构成。两组开关电容阵列接至高速采样放大器的正负主通路中，电容阵列中开关的导通与断开可以改变电容大小，从而改变采样放大器正负通路的在采样阶段的放电时间。二分算法控制逻辑自动控制开关电容阵列，平衡由于失调导致的采样放大器正负主通路在采样阶段放电速度的不一致，从而抵消失调。本发明非常有效的减小了高速采样器的失调电压，降低输入信号的幅度，降低前级电路的功耗，并且提高采样精度。

技术领域

本发明涉及集成电路设计领域，特别是设计一种实用于高速高精度数据采样电路，可广泛应用于高速串行通信芯片SerDes时钟数据恢复的第一级采样电路中。

背景技术

随着集成电路技术的发展，以及人们对数据通信的带宽要求的不断增长，高速以及低功耗成为了SerDes技术的两大主流方向。作为SerDes接收系统CDR电路的第一级采样电路，其工作速度、失调对整个SerDes接收系统的新能起着举足轻重的作用。今年来在SerDes接收系统CDR电路中广泛应用的采样电路大都采用CML结构的D触发器以及传统满摆幅数字D触发器。CML结构的D触发器功耗较大，且输出需增加电平转换电路以满足后级数字电路的输入要求。传统满摆幅数字D触发器则要求SerDes接收系统中前端放大器满摆幅输出，同样增加功耗。因此合理设计一个速度较快，可降低接收系统前端放大器的输出摆幅要求的采样比较器具有重要的意义。

发明内容

本发明的目的是为了解决上述问题，提供一种具有失调消除功能的高速采样放大器。

为达到上述目的，本发明采用的方法是：一种具有失调消除功能的高速采样放大器，包含主采样放大器模块、两个开关电容阵列模块、二分算法单元模块。采样放大器的输出端COM连接到二分算法单元，二分算法单元的两组4bit输出控制线SP3:0、SN3:0分别连接到两个开关电容阵列。开关电容阵列连接到主采样放大器的正负通路SPA和SNA上。

作为本发明的一种改进，所述的主采样放大器模块包括：输入差分对管MN1和MN2，尾电流管MN0，正反馈锁存对管MP0、MN3、MP1、MN4，复位管MP2、MP3、MP4、MP5，由与非门组成了SR锁存器，一个D触发器。其中MN0、MN1、MN2、MN3、MN4为NMOS管，MP0、MP1、MP2、MP3、MP4、MP5为PMOS管。

MN1、MN2的栅极分别连接输入差分信号的正负端，其源极共同连接尾电流管MN0的漏极，MN0的栅极由输入高速时钟CKI控制。MP0、MN3、MP1、MN4组成两个反相器，形成锁存器，MN3、MN4的源极分别接到MN1、MN2的漏极SNA，SPA。MP2、MP3、MP4、MP5为复位管，MP4、MP5的漏极分别连接到SNA和SPA，MP2、MP3的漏极分别连接到SN和SP。MP2、MP3、MP4、MP5的栅极连接到输入时钟CKI，其源极连接至电源VCC，当CKI=0时实现复位功能。与非门ND0、ND1组成了SR锁存器，SR锁存器的两个输入端分别连接至SP和SN。

ND0的输出端连接DF0的D输入端，DF0的CK输入端连接输入CKI时钟，其Q输出端连接输出引脚Q，QB输出端连接输出引脚QB。

ND1的输出端连接反相器IV0的输入端，IV0的输出端连接输出引脚COM。

作为本发明的一种改进，所述4bit开关电容阵列包括：

第一开关NMOS管MSN0，栅极连接至控制信号S0，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第二开关NMOS管MSN1，栅极连接至控制信号S1，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第三开关NMOS管MSN2，栅极连接至控制信号S2，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。