[发明专利]用于存储装置的高速缓存架构

说明书

本公开涉及一种用于改进包含由存储器控制器管理的多个非易失性存储器部分的存储装置中的读取及/或写入阶段的方法，其包括：提供至少一较快存储器部分，其相对于所述非易失性存储器部分具有更低延时及更高处理量且定向连接到所述控制器；将所述较快存储器部分用作读取及/或写入高速缓存存储器以复制包含所述多个非易失性存储器部分的更频繁读取或写入逻辑块的存储器区的内容。还公开一种用于受管理存储装置的特定读取高速缓存架构来实施上述方法。

技术领域

本公开大体上涉及半导体存储器及方法，且更特定来说，涉及与例如混合存储器系统的存储装置的读取及/或写入高速缓存架构相关的设备及方法。

背景技术

存储器装置通常被提供为计算系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据(例如主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)等。

非易失性存储器可通过在不供电时留存所存储的数据来提供持久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等。

计算系统通常包含数个处理资源(例如一或多个处理器)，其可检索及执行指令且将所执行指令的结果存储到合适位置。处理资源可包括(例如)可用于执行用于操作计算系统的指令的数个功能单元，例如算术逻辑单元(ALU)电路系统、浮点单元(FPU)电路系统及组合逻辑块。

计算系统中的数个组件可参与将指令提供到功能单元电路系统用于执行。指令可例如由处理资源执行，例如控制器及/或主机处理器。此外，因为不同类型的操作可通过功能单元电路系统执行于一或多个时钟循环中，所以指令及数据的中间结果也可被定序及/或缓冲。

附图说明

图1是根据本公开的数个实施例的呈包含框架、主机及存储器系统的计算系统的形式的设备的框图。

图2是根据本公开的数个实施例的呈包含包括主存储器的主机及存储器系统的计算系统的形式的设备的框图。

图3展示根据本公开的实施例的用于混合或受管理存储器系统的高速缓存架构的示意性实例；

图4是展示存储于本公开的存储器系统的易失性部分中的读取区计数器的表的示意图；

图5是展示本公开的存储器系统中的读取高速缓存逻辑块数据及流程的示意图；

图6是说明在本公开的存储器系统上有效的新近算法的介入的示意图；

图7展示对本公开的存储器系统执行的加载操作的实例的流程图；

图8展示由本公开的存储器系统周期性使用的新近算法的实例的流程图；

图9展示由本公开的存储器系统周期性使用的驱逐算法的实例的流程图；

图10展示图8的新近算法对本公开的存储器系统的计数器的影响的图形实例的图；

图11是展示本公开的存储器系统中的读取高速缓存逻辑块数据及流程的示意图；

图12是展示根据本公开的驱逐阶段期间的图11的读取高速缓存逻辑块数据及流程的示意图；

图13是说明在受管理存储装置上实施的本公开的读取方法的框图。

具体实施方式

本公开包含与混合存储器系统相关的设备及方法。实例设备包含耦合到主机的混合存储器系统及耦合到混合存储器系统的控制器。控制器可经配置以向命令指派敏感度且致使命令至少部分基于所指派敏感度来选择性转移到混合存储器系统。