[发明专利]耦合到单片系统的存储器装置架构

说明书

本公开涉及一种耦合到单片系统(SoC)的快闪存储器部分架构，所述快闪存储器部分架构包含具有相关联解码及感测电路系统的存储器单元矩阵并且具有链接到所述单片系统的结构独立的结构，且包括：多个子阵列，其形成所述存储器单元矩阵；感测放大器，其耦合到对应的子阵列；数据缓冲器，其包含耦合到所述感测放大器的输出的多个JTAG单元。

技术领域

本发明涉及存储器装置，且更特定地涉及耦合到单片系统(SoC)的快闪存储器装置的架构。更具体地，本发明涉及用于快闪存储器单元阵列的可扩展及高吞吐量架构。

背景技术

快闪存储器是一类非易失性存储器，其由于有电而可保留所存储数据而无需定期刷新。快闪存储器的重要特征是非常快速存取时间以及可按一次多块而不是一个字节来对其进行擦除的事实。每一可擦除存储器块包括以行及列的矩阵布置的多个非易失性存储器单元。每一单元耦合到存取线及/或数据线。通过操纵存取线及数据线上的电压来对单元进行读取、编程及擦除。

非易失性存储器在断电时会保留其内容，这使其成为存储在系统电源重启之后必须检索的信息的理想选择。然而，非易失性存储器的读取及写入速度通常比易失性存储器慢得多，且通常具有更复杂的写入及擦除程序；此外，必须向单元阵列施加相对高的电压。读取阶段通常使用调节所有时序及内部电压的有限状态机(FSM)来完成。

非易失性快闪存储器是当今现代电子系统中的基本构建块中的一个，包含用于汽车应用程序(特定来说实时操作系统(RTOS))的SoC装置。快闪存储器在速度、消耗、可变性、非易失性方面的性能以及系统可重配置性日益重要现在已推动快闪存储器在单片系统装置中的集成。然而，用SoC技术实现的嵌入式存储器在SoC中变成越来越大组件，且例如将其大小增加到128Mbit以上是无效的。

快闪存储器集成在系统及电路/技术层面两者引入了许多需要仔细设计的问题。从系统的角度来看，待集成在SoC装置中的快闪存储器类型的选择涉及几个方面取决于具体应用及要求，最重要的是合格率，且然后是其成本、功耗、可靠性及性能要求。

附图说明

图1是根据现有技术且包含嵌入式存储器部分的单片系统装置的示意性透视图；

图2是根据本公开且包含替换现有技术装置的嵌入式存储器部分的存储器组件的单片系统装置的示意性透视图；

图3是根据本公开的存储器组件的示意图；

图4是图3中所展示的存储器部分的细节的示意图；

图4A是图4中所展示的存储器部分的又一细节的另一示意图；

图5是根据本公开的已经修改JTAG单元的示意图；

图6是本公开的存储器部分中的存储器字的一组地址寄存器的示意图；

图7及8是本公开的存储器部分中的地址与数据寄存器之间的关系的示意图。

具体实施方式

单片存储器是可用于基于FPGA的嵌入式系统的许多种类控制器的最简单的存储器类型。存储器在FPGA本身中实施；因此，电路板上不需要任何外部连接。

现场可编程门阵列(FPGA)是一种集成电路，经设计成由客户或设计人员在制造之后进行配置。

FPGA含有可编程逻辑块阵列，以及允许块接线在一起的可重新配置互连件的层次结构，就像许多可在不同配置中相互连接的逻辑门一样。例如，逻辑块可经配置以执行复杂组合功能，或只是简单的逻辑门，如同“与”及“异或”。

在大多数FPGA中，逻辑块还包含存储器元件，所述存储器元件可为简单的触发器或更完整的存储器块。许多FPGA可经重新编程以实施不同的逻辑功能，从而允许在计算机软件中执行灵活的可重新配置计算。