[发明专利]基于环形振荡器的位单元延迟监测器

说明书

本文所述的各种具体实施是指具有一位单元行的集成电路，该位单元行串联链接在一起以作为环形振荡器操作。该位单元行中的每个位单元具有独立于附加晶体管的多个晶体管以形成环形振荡器。该位单元行中的每个位单元的多个晶体管被布置成用作反相器。

相关专利申请的交叉引用

本非临时专利申请涉及于2018年11月7日提交的标题为“用于存储器读写特性的性能变化的传感器(SENSOR FOR PERFORMANCE VARIATION OF MEMORY READ AND WRITECHARACTERISTICS)”的专利申请，该专利申请的专利申请号为US16/183660，该专利申请全文以引用方式并入本文。

背景技术

本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。

一般来讲，低泄漏存储器是一些物联网(IoT)和嵌入式应用的重要特征。这种需求导致由代工厂在各种相关技术中提供超低泄漏(ULL)存储器位单元。为了使泄漏最小化，一些常规的位单元晶体管使用高阈值电压设备，这可能导致对速度性能的显著限制。因此，对于IoT和嵌入式设计，存储器路径可以限制速度性能，并且因此驱使在逻辑中使用更易漏泄器高速晶体管以部分地补偿慢速存储器。

附图说明

本文参考附图描述了各种技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。

图1A至图1D示出了根据本文所述的具体实施的各种位单元电路的示意图。

图2A至图2B示出了根据本文所述的具体实施的各种位单元链电路的示意图。

图3A至图3C示出了根据本文所述的具体实施的具有弱上拉的位单元链电路的示意图。

图4A至图4C示出了根据本文所述的具体实施的具有弱下拉的位单元链电路的示意图。

图5A至图5D示出了根据本文所述的具体实施的具有弱上拉和弱下拉的位单元链电路的示意图。

图6示出了根据本文所述的具体实施的具有可配置上拉和下拉行为的所放置的位单元链布局。

具体实施方式

本文所述的各种具体实施涉及环形振荡器配置，该环形振荡器配置检测位单元延迟特性以用于电压、存储器内部裕度和/或辅助设置的自适应缩放。例如，本文所述的各种方案和技术涉及配置(或调整)位单元阵列以形成环形振荡器，该环形振荡器能够确定位单元偏斜(包括例如SF和FS进程偏斜)，该位单元偏斜用于分析和评估位单元性能和稳定性。另外，环形振荡器配置可用于使用自适应电压缩放的系统中的存储器的控制回路方案中。此外，不同类型的环形振荡器配置之间的频率和相关频率比可被设计成提供关于位单元晶体管的全局偏斜的信息。该想法还可用于确定最低安全供电电压，以在用于自适应电压缩放的控制回路中执行读取和写入操作。为了利用用于存储器的自适应电压缩放(AVS)，除了逻辑的偏斜之外，延迟监测器可用于提供关于位单元的偏斜的信息。收集偏斜信息的一种方式是通过测量环形振荡器的频率，该环形振荡器能够检测存储器位单元内不同类型的开关设备之间的偏斜。环形振荡器还可在不使用环形连接的情况下作为延迟链操作。环形振荡器的该主题和其他各种特征将在下文更详细地描述。

现在将参考图1A至图5D更详细地描述多输入逻辑电路的各种具体实施。

图1A至图1D示出了根据本文所述的具体实施的各种位单元电路的示意图。具体地，图1A示出6T位单元电路102的示意图100A，图1B示出6T位单元反相器电路112的示意图100B，图1C示出6T位单元反相器电路122的示意图100C，并且图1D示出6T位单元反相器电路132的示意图100D。