[发明专利]具有共享字线驱动抑制控制的无头部字线驱动器

说明书

一种字线驱动器电路接收字线输入信号并且向字线供应字线驱动器输出信号。所述字线驱动器电路包括晶体管，所述晶体管具有耦接到所述字线驱动器输出信号的第一载流端子和耦接到第一节点的第二载流端子。所述晶体管的栅极耦接到所述字线输入信号，并且在所述字线被断言时，所述晶体管提供从所述字线到所述第一节点的路径。可编程字线驱动抑制电路耦接在所述第一节点与接地节点之间以减小所述字线输出信号上的电压。多个字线驱动器电路耦接到所述第一节点并且使用所述字线驱动抑制电路来对所述多个字线驱动器电路的相应字线进行驱动抑制。

背景技术

图1示出六晶体管(6T)静态随机存取存储器(SRAM)单元，其包括具有由字线(WL)驱动的栅极的两个传输晶体管101和103。存储器单元还包括通过传输晶体管耦接到位线105和107的两个交叉耦接反相器。位线被预充电并且具有显著电容，因为出于密度目的，大量存储器单元耦接到位线。WL驱动器110断言字线112用于读操作致使大量电荷从位线倾卸到存储器单元中，从而在例如传输栅极103与下拉晶体管109之间形成实质上电阻分压器。期望下拉晶体管109比传输栅极103强，使得发生在单元中的电压尖峰不会很高。也就是说，晶体管109的电阻应低于晶体管103的电阻。否则，存在因读操作接通传输栅极而引起的电压尖峰将翻转单元的值的风险。因此，为了确保读稳定性，已经使用单元读稳定性增强技术字线驱动抑制(WLUD)来确保传输晶体管101和103相对于下拉晶体管109和111不强。

WLUD技术已经在P沟道场效应晶体管(PFET)上拉与N沟道场效应晶体管(NFET)下拉之间使用DC竞争。一些设计避免使用NFET，以避免驱动抑制量依赖于NFET与PFET强度比。参考图2，为了避免高面积开销，已经使用供应一组WL驱动器(WLdrv[N:0])203的头部晶体管201而不是每个WL驱动器一组下拉来实现上拉/下拉竞争，其中N表示整数，例如，7或15。头部PFET晶体管201与PFET下拉晶体管205竞争，从而影响供应到驱动器207的供应电压并因此影响WL(WL[N:0])209的强度。耦接到PFET下拉晶体管205的相应栅极的单独PFET控制线prog[2]、prog[1]、prog[0]控制PFET下拉晶体管中多少被接通。接通的下拉晶体管205越多，针对WL 209进行的驱动抑制就越多。

发明内容

本文实施方案提供一种避免使用头部但仍利用由多条字线共享的可编程下拉结构的字线驱动器和WLUD电路。

在一个实施方案中，一种设备包括接收字线输入信号并且将字线驱动器输出信号供应到字线的字线驱动器电路。所述字线驱动器电路包括晶体管，所述晶体管具有耦接到所述字线驱动器输出信号的第一载流端子和耦接到第一节点的第二载流端子。所述晶体管的栅极耦接到所述字线输入信号，并且在所述字线被断言时，所述晶体管提供从所述字线到所述第一节点的路径。字线驱动抑制电路耦接在所述第一节点与接地节点之间，以减小所述字线输出信号上的电压。

在另一实施方案中，集成电路包括耦接在第一节点与接地节点之间的字线驱动抑制电路。多个字线驱动器电路接收相应字线输入信号并且将字线驱动器输出信号供应到相应字线。所述字线驱动器电路中的每一个接收所述字线输入信号中的一个并且供应所述字线驱动器输出信号中的一个，并且所述字线驱动器电路中的每一个包括晶体管，所述晶体管耦接到所述字线驱动器输出信号中的所述一个的第一载流端子和耦接到所述第一节点的第二载流端子，并且其中所述晶体管的栅极耦接到所述字线输入信号中的所述一个。

在另一实施方案中，一种方法包括：向字线驱动器电路供应字线输入信号并且将字线驱动器输出信号从所述字线驱动器电路供应到字线。向晶体管的栅极供应所述字线输入信号，所述晶体管在所述字线处于断言状态时接通并且所述晶体管在所述字线处于去断言状态时关断。通过在所述字线被断言时提供从所述字线穿过所述晶体管到接地节点的路径来减小所述字线上的电压，所述路径包括耦接在所述晶体管与所述接地节点之间的字线驱动抑制电路。

附图说明

通过参考附图，可更好地理解本发明，并且本发明的众多目标、特征和优点对于本领域技术人员变得显而易见。