[发明专利]闪存堆叠系统和方法

说明书

以晶圆对晶圆方式执行的三维堆叠技术减少了生产时的机器运动。晶圆使用金属迹线进行处理，并且在切成单独管芯堆叠之前进行堆叠。堆叠的每个层的迹线经由无电解镀而互连。

技术领域

以下描述涉及用于制造集成电路的硅晶圆的堆叠。更具体地，以下描述涉及堆叠的多层晶圆以及连接用于集成电路、印刷电路板或存储器部件的各个层的过程。

背景技术

通常，微电子学涉及使用可以形成为单个单元的诸如硅晶圆之类的薄半导体材料。这样的元件常常用于随后可以安装到印刷电路板(PCB)上的集成电路(IC)。在过去的几十年中，微电子领域迅速发展，需要增加存储装置或存储器的容量并且减小尺寸。附加地，成本降低由于极大地影响了新微电子技术和过程的开发而受到持续关注。

对性能更高、容量更大和成本更低的消费者产品和应用的需求推动了对更小巧且功能更强大的微电子部件的需求。对更小尺寸的这种不断增长的需求导致了3D堆叠的开发。通常，3D堆叠涉及以垂直方式堆叠微电子部件并且在各层之间施加垂直互连。传统上讲，垂直互连方法已经包括了硅通孔(TSV)、引线键合和倒装芯片方法，这些方法使得制造商能够生产出容量更大且占位面积更小的IC。

随着对尺寸更小且容量更大的需求的增加，性能、容量和成本之间的平衡是开发微电子部件时的挑战。由于制造时间和所用材料成本的增加，所以已经造成了当前用于堆叠和键合的方法的成本的增加。

发明内容

根据各个实施例的系统和方法提供了一种晶圆级的闪存堆叠，并且随后采用三维格式互连晶圆。在若干个实施例中，三维堆叠包括具有凹槽的多个晶圆，该凹槽被配置为位于切片道内并且填充有电介质材料，还被配置为借助于无电解镀在多个接触焊盘之间互连。

许多实施例涉及一种芯片级堆叠，具有多个减薄的芯片，该多个减薄的芯片中的每个减薄的芯片具有第一表面以及与第一表面相对的第二表面以及多个侧表面，其中至少一个侧表面由从第一表面延伸到第二表面的电介质材料覆盖；多个键合层，该多个键合层设置在多个减薄的芯片的每个减薄的芯片之间；多个导电焊盘，该多个导电焊盘设置在多个减薄的芯片的每个减薄的芯片的第一表面上；多个导电迹线，该多个导电迹线位于第一表面上，该多个导电迹线通过印刷、直接成像和/或模版印刷而被设置，其中多个导电迹线中的每个导电迹线与设置在第一表面上的多个导电焊盘中的至少一个导电焊盘电接触并且被配置为在由电介质材料覆盖的至少一个侧表面的电介质材料上延伸，并且其中多个导电迹线中的每个导电迹线在多个减薄的芯片中的每个减薄的芯片上具有至少一个对应迹线；以及无电解镀连接，该无电解镀连接至少部分地设置在电介质材料上，并且被配置为将多个减薄的芯片中的每个减薄的芯片之间的多个印刷导电迹线与对应迹线连接。

在其他实施例中，电介质材料被配置为在大小和形状上相等。

在又其他实施例中，电介质材料被配置为在多个芯片之间具有多种形状和大小。

在其他实施例中，电介质材料的CTE与多个减薄的芯片的CTE类似。

在其他实施例中，多个减薄的晶圆或芯片中的每个减薄的晶圆或芯片上的印刷导电迹线之间的距离大于减薄的晶圆或芯片与键合层或粘合剂层的组合厚度。

在再其他实施例中，附加的元件被键合到堆叠的顶部表面，并且被配置为通过附加的无电解镀连接而连接到多个减薄的芯片的迹线。

在再又其他实施例中，堆叠的顶部表面被配置为适应芯片级封装格式。

在其他实施例中，芯片级格式是倒装芯片格式。

在再其他实施例中，用于无电解镀连接的金属选自由以下各项组成的组：镍、铜、银、以及金。