[发明专利]闪存堆叠系统和方法有效
| 申请号: | 201980036081.1 | 申请日: | 2019-05-02 |
| 公开(公告)号: | CN112204737B | 公开(公告)日: | 2022-07-01 |
| 发明(设计)人: | B·哈巴;L·默罕默德;J·A·德拉克鲁斯 | 申请(专利权)人: | 伊文萨思公司 |
| 主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L21/78;H01L23/00;H01L25/00 |
| 代理公司: | 北京市金杜律师事务所 11256 | 代理人: | 杨飞 |
| 地址: | 美国加利*** | 国省代码: | 暂无信息 |
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| 摘要: | |||
| 搜索关键词: | 闪存 堆叠 系统 方法 | ||
1.一种芯片堆叠,包括:
多个减薄的芯片,其中所述多个减薄的芯片中的每个减薄的芯片具有第一表面以及与所述第一表面相对的第二表面以及多个侧表面,其中所述多个减薄的芯片中的每个减薄的芯片的至少一个侧表面由从所述第一表面延伸到所述第二表面而未延伸到所述第一表面之外且未延伸到所述第二表面之外的电介质材料覆盖;
多个键合层,设置在所述多个减薄的芯片中的每个减薄的芯片之间;
多个导电焊盘,设置在所述多个减薄的芯片的每个减薄的芯片的第一表面上;
多个导电迹线,设置在所述第一表面上,其中所述多个导电迹线中的每个导电迹线与设置在所述第一表面上的所述多个导电焊盘中的至少一个导电焊盘电接触,并且在由所述电介质材料覆盖的所述至少一个侧表面的所述电介质材料上延伸,并且其中所述多个导电迹线中的每个导电迹线在所述多个减薄的芯片中的每个减薄的芯片上具有至少一个对应迹线;以及
无电解镀连接,至少部分地设置在所述电介质材料上,并且将所述多个减薄的芯片中的每个减薄的芯片之间的所述多个导电迹线与所述对应迹线连接。
2.根据权利要求1所述的芯片堆叠,其中所述多个减薄的芯片中的每个减薄的芯片中的所述电介质材料在大小和形状上相等。
3.根据权利要求1所述的芯片堆叠,其中所述多个减薄的芯片中的每个减薄的芯片中的所述电介质材料在所述多个减薄的芯片中的每个减薄的芯片之间具有变化的大小和形状。
4.根据权利要求1所述的芯片堆叠,其中所述电介质材料的热膨胀系数与所述多个减薄的芯片的热膨胀系数类似。
5.根据权利要求4所述的芯片堆叠,其中所述电介质材料能够选自由以下各项组成的组:氧化硅、氮化硅、氧化铝、聚酰亚胺、环氧树脂、弹性体、以及电泳沉积的聚合物。
6.根据权利要求5所述的芯片堆叠,其中所述电介质材料还包括多个层,其中至少一个层是有机材料。
7.根据权利要求5所述的芯片堆叠,其中所述电介质材料还包括多个层,其中至少一个层是无机材料。
8.根据权利要求1所述的芯片堆叠,其中所述多个减薄的芯片中的至少一个减薄的芯片上的所述对应迹线中的至少一个迹线未连接到导电焊盘。
9.根据权利要求1所述的芯片堆叠,其中所述多个减薄的芯片的每个减薄的芯片上的所述导电迹线之间的距离大于所述减薄的芯片和键合层的组合厚度。
10.根据权利要求1所述的芯片堆叠,其中附加的元件被键合到所述堆叠的顶部表面,并且通过附加的无电解镀连接而连接到所述多个减薄的芯片的所述导电迹线。
11.根据权利要求10所述的芯片堆叠,其中所述附加的元件选自由衬底和另一芯片组成的组,所述另一芯片还包括与对应迹线直接相邻并且电连接到所述对应迹线的导电焊盘。
12.根据权利要求1所述的芯片堆叠,其中所述堆叠的顶部表面被配置为适应芯片级封装格式。
13.根据权利要求12所述的芯片堆叠,其中所述芯片级格式是倒装芯片格式。
14.根据权利要求1所述的芯片堆叠,其中用于所述无电解镀连接的金属选自由以下各项组成的组:镍、铜、银、以及金。
15.根据权利要求1所述的芯片堆叠,其中一些电介质材料被从至少一个导电迹线附近的区域部分地去除,使得所述无电解镀层与所述导电迹线之间的接触面积扩大。
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