[发明专利]用于冗余处理器错误检测的设备、系统和过程

权利要求书

1.一种方法，包括：

至少部分地基于由多个处理核心中的至少两个处理核心生成的输出信号的观察结果来确定包括所述多个处理核心的多核心锁步计算设备中的潜在错误的指标；

至少部分地基于所确定的指标执行内置自测试(BIST)程序。

2.根据权利要求1所述的方法，其中，所述指标至少指示所述至少两个处理核心中的所述潜在错误的位置，以及与所述潜在错误的位置相关联的可能性分数。

3.根据权利要求2所述的方法，其中，所述指标进一步将错误的类型指示为软错误或硬错误。

4.根据权利要求1至3中的任一项所述的方法，其中，所述多核心锁步计算设备被分段成可测试单元，并且其中，执行所述内置自测试程序进一步包括至少部分地基于所述指标确定探测所述可测试单元的次序。

5.根据权利要求4所述的方法，其中，所述可测试单元至少部分地通过物理位置或逻辑功能或它们的组合来定义。

6.根据权利要求1至3中的任一项所述的方法，其中，所述多核心锁步计算设备包括多个可测试单元，并且其中，确定所述潜在错误的指标进一步包括：

对于所述至少两个处理核心中的每一个处理核心，使由所述处理核心生成的输出信号的观察结果与两种或更多种信号类别相关联；

在所述两种或更多种信号类别中的至少一种中，确定输出信号的观察结果在所述两个或更多个处理核心之间或当中的差异；以及

至少部分地基于所确定的输出信号的观察结果在所述两个或更多个处理核心之间或当中的差异来确定所述多个可测试单元中的至少两个的可能性分数。

7.根据权利要求6所述的方法，其中，执行所述BIST程序进一步包括：

至少部分地基于所确定的可能性分数确定探测所述多个可测试单元的次序。

8.根据前述权利要求中的任一项所述的方法，其中，所述输出信号的观察结果包括多个数据、地址或控制位或它们的组合。

9.一种设备，包括：

多个处理核心，所述多个处理核心被配置为作为多核心锁步计算设备执行；以及

内置测试(BIST)单元，所述BIST单元用于至少部分地基于所述多核心锁步计算设备中的潜在错误的指标来执行BIST程序，所述潜在错误的指标至少部分地基于由所述多个处理核心中的至少两个处理核心生成的输出信号的观察结果。

10.根据权利要求9所述的设备，其中，所述指标至少指示所述至少两个处理核心中的所述潜在错误的位置，以及与所述潜在错误的位置相关联的可能性分数。

11.根据权利要求10所述的设备，其中，所述指标进一步将错误的类型指示为软错误或硬错误。

12.根据权利要求9至11中的任一项所述的设备，其中，所述多核心锁步计算设备被分段成可测试单元，并且其中，所述内置自测试程序的执行进一步包括至少部分地基于所述指标确定探测所述可测试单元的次序。

13.根据权利要求12所述的设备，其中，所述可测试单元至少部分地通过物理位置或逻辑功能或它们的组合来定义。

14.根据权利要求9至13中的任一项所述的设备，其中，所述潜在错误的指标是至少部分地基于输出信号的观察结果在所述两个或更多个处理核心之间或当中的差异来确定的。

15.根据权利要求14所述的设备，其中，所述BIST程序的执行进一步包括至少部分地基于所确定的可能性分数确定探测所述多个可测试单元的次序。

16.根据权利要求9至15中的任一项所述的设备，其中，所述输出信号的观察结果包括多个数据、地址或控制位或它们的组合。