[发明专利]具有可选DC阻断电路的正逻辑开关

说明书

一种正逻辑FET开关堆叠，该正逻辑FET开关堆叠不需要负偏置电压，表现出高隔离和低插入/失配损耗，并且可以承受高RF电压。实施方式包括FET堆叠，该FET堆叠包括串联耦接的正逻辑FET(即，不需要负电压供应来关断的FET)，该串联耦接的正逻辑FET在至少一端由在其V_GS为零伏时关断的类型的“端盖”FET串联耦接。一个或更多个端盖FET提供可选的电容性DC阻断功能或电阻性信号路径。实施方式包括仅零V_GS类型的FET堆叠，或正逻辑和零V_GS类型的FET与零V_GS类型的端盖FET的混合。一些实施方式通过包括FET栅极电阻器、漏极‑源极电阻器、体电荷控制电阻器的串联耦接或并联耦接的电阻器梯与一个或更多个AC耦接模块的组合，来承受高RF电压。

相关申请的交叉引用和优先权要求

本申请要求以下专利申请的优先权，以下专利申请全部被转让给本发明的受让人，以下专利申请中的全部的内容通过引用整体被并入：

·于2018年3月28日提交的题为“Positive Logic Switch with Selectable DCBlocking Circuit”的美国专利申请第15/939,128号；

·于2018年3月28日提交的题为“Stacked FET Switch Bias Ladders”的美国专利申请第15/939,132号；以及

·于2018年3月28日提交的题为“AC Coupling Modules for Bias Ladders”的美国专利申请序列号15/939,144。

本申请可以与以下专利和专利申请相关，其全部内容通过引用整体并入本文：

·于2014年3月11日发布并且题为“Device and Methods for ImprovingVoltage Handling and/or Bi-directionality of Stacks of Elements whenConnected Between Terminals”的美国专利第8,669,804号；

·于2016年9月2日提交的题为“Positive Logic Digitally TunableCapacitor”的美国专利申请第15/256,453号；

·于2016年10月10日提交的题为“Reduced Dissipation Switch FET GateBiasing”的美国专利申请第15/289,768号(现已放弃)，该专利申请要求于2015年10月14日提交的美国临时申请第62/241,498号的优先权；

·于2018年3月28日提交的题为“Positive Logic Switch with Selectable DCBlocking Circuit”的美国专利申请第15/939,128号；

·于2018年3月28日提交的题为“Stacked FET Switch Bias Ladders”的美国专利申请第15/939,132号。

背景技术

(1)技术领域

本发明涉及电子电路，并且更特别地涉及射频电子开关电路和相关方法。

(2)背景技术