[发明专利]积和运算装置

说明书

本发明提供一种积和运算装置，即使采用检测流过输出线的电流的大小的预充电方式，也能够充分地抑制潜电流。在突触运算部中，存储突触耦合负载的多个存储单元(17)排列成矩阵状。在各列的存储单元(17)上连接有输出线(MAL)，在各行的存储单元(17)上连接有输入线(DL1、DL2…)。存储单元(17)的输出线(MAL)被预充电，通过各存储单元(17)流过与突触耦合负载对应的单元电流而放电，电位下降。存储单元(17)由存储晶体管(MT)、漏极侧晶体管(DT)和源极侧晶体管(ST)串联连接的存储元件(21)构成，连接在输入线(DL1、DL2…)和输出线(MAL)之间。存储晶体管(MT)以电荷蓄积层(24)的电荷量存储突触耦合负载。

技术领域

本发明涉及一种积和运算装置(multiplier-accumulator)。

背景技术

近年来，对模仿脑的信息处理方式的神经网络进行了研究，提出了各种模型。作为构成神经网络的神经元的一般模型，有一种将以对应的突触耦合负载分别对来自其他多个神经元的输入值进行加权后的和作为下一级的神经元的输入的模型。在基于这种模型的神经网络装置中，将突触耦合负载存储在存储元件中，并且进行来自其他神经元的各输入值与对应的突触耦合负载的积和运算。

已知有一种积和运算装置，其具有与交叉点型存储器阵列类似的结构并进行如上所述的积和运算。在该积和运算装置中，在多条输入线和与其交叉的多条输出线的各交点上分别配置有存储单元，在该交点的输入线和输出线之间连接有存储单元。存储单元是将设定为与突触耦合负载对应的电阻的ReRAM(resistive random access memory：电阻式随机存取存储器)等电阻变化元件和抑制潜电流的二极管串联连接而成的结构。通过改变与来自其他多个神经元的输入值对应的各多条输入线的电位，而在各输出线上流过其大小与积和运算结果对应的电流。根据这样的结构，有望加快运算速度和降低功耗。

另外，已知有一种积和运算装置，其使存储单元构成为串联连接忆阻器和抑制潜电流的MOS晶体管的1T1R结构(参照非专利文献1)。在该非专利文献1所记载的积和运算装置中，在对各MOS晶体管的栅极施加了规定的电压的状态下，通过对各输入线施加电压脉冲，从而从各输出线输出大小与积和运算结果对应的电流。

现有技术文献

非专利文献

非专利文献1:Can Li et al,In-Memory Computing with Memristor Arrays,2018IEEE International Memory Workshop(IMW)p.161-164

发明内容

发明要解决的课题

然而，在上述的积和运算装置中，在未被给定输入的存储单元中流动的潜电流成为积和运算结果中的噪音，成为破坏运算结果的原因。在神经网络中，由于存储单元的数量相当多，所以即使流过一个存储单元的潜电流很小，有时也会导致整体流过较大的潜电流。因此，在各个存储单元中充分抑制潜电流对于进行正确的积和运算而言非常重要。

另一方面，作为检测流过上述积和运算装置的输出线的电流大小的方式，从降低电力消耗的角度出发，预充电方式较为有利。预充电方式中，预先将输出线的电容充电到规定的电位，在进行积和运算时，通过存储单元使输出线放电，获取此时的输出线的电位作为积和运算的结果。但在非专利文献1那样的存储单元的结构中组合预充电方式时，不能抑制潜电流。这是因为，在进行积和运算时，随着输出线的电位降低，在没有提供输入的存储单元中，MOS晶体管成为导通状态，从而流过潜电流。

在利用二极管抑制潜电流时，即使采用了预充电方式，也不会出现MOS晶体管那样的问题。但是，若要利用二极管充分抑制潜电流，需要提高二极管的导通/截止性能，从而使得各个二极管的尺寸变大且集成度降低。这种使用二极管情况下的集成度降低，即使使用各种方式的二极管也是一样的，实际上使用二极管很难充分抑制潜电流。