[发明专利]用于设定电路晶体管的宽长比的方法、电路及电路布置

说明书

根据本发明的实施例，提供了一种电路。该电路包括：第一组晶体管，被配置成接收提供给电路的一个或多个输入信号；以及第二组晶体管，彼此电耦合，其中第二组晶体管被配置成提供电路的一个或多个输出信号，其中第一组晶体管和第二组晶体管彼此电耦合，并且其中对于第一组晶体管和第二组晶体管中的每个晶体管，晶体管被配置成驱动与该晶体管相关联的负载并且其宽长比的尺寸大于为驱动负载而优化的晶体管的宽长比。

相关申请的交叉引用

本申请要求2018年1月22日提交的新加坡专利申请No.10201800549R的优先权的权益，出于所有目的，其全部内容以引用方式并入本文中。

技术领域

各个实施例涉及电路、用于设定电路晶体管的宽长比的方法及电路布置。

背景技术

在太空和卫星(SS)应用中，集成电路(IC)的稳健性是最重要的设计考虑因素之一。这是因为在用于SS应用的电子系统中具体实施的IC受到各种可能的辐射效应，这可能会危害IC的功能，最坏的情况是会对IC造成永久性且无法修复的损坏。类似地，对于诸如汽车(例如，第5级自动驾驶汽车)之类的高可靠性(高可靠性)应用，同样的稳健性考虑因素也适用，这是因为包装材料中可能包含阿尔法粒子(从残余放射性元素发射)，可能导致不期望的故障并损坏IC。可能的辐射效应包括单粒子效应(SEE)，其中当通电的粒子撞击IC时会引起错误。SEE中的一个是单粒子瞬态(SET)，其中在晶体管节点上发生的单粒子(例如，激发的粒子)产生电荷，所述电荷在晶体管节点上创建瞬态脉冲。瞬态脉冲可能对IC有害。例如，在数字电路中，瞬态脉冲可通过在顺序逻辑中翻转逻辑状态而导致单粒子翻转(SEU)，从而导致错误。当使用先进的纳米级制造工艺(例如，特征尺寸＜90nm)和/或在严重的辐射环境下，IC中SEE的发生率预期是高的。因此，迫切期望减轻SET(从而减轻SEU)，以增强用于SS和高可靠性应用的IC的整体稳健性。

为了减轻SEE，可以通过专用IC制造工艺、设计技术或其组合来实现对IC进行辐射硬化。在SS应用中使用的专用IC制造工艺在某种意义上来说是奇特的，因为这些工艺不易获得，而且其成本通常很高。另一方面，用于辐射硬化的设计技术(也称为“辐射硬化设计”(RHBD))越来越流行，因为可以将RHBD技术整合到当前最先进的商业可获得的制造工艺中。

存在已知的顺序逻辑，包括一些已知的RHBD实践。图1A和图1B描绘了两个已知的三态反相器，其广泛用作包括锁存器和触发器的顺序逻辑的构建块。图1A示出了传输门(TG)三态反相器170a，而图1B示出了C²MOS(时钟CMOS)三态反相器170b。有四个晶体管，两个PMOS(p型金属氧化物半导体)晶体管T1、T2和两个NMOS(n型金属氧化物半导体)晶体管T3、T4的形式，以如图1A和图1B所示所示的方式连接。还示出了输入信号“A”、输出信号“Q”和信号“EN”。对于传输门(TG)三态反相器170a，非门171a的输入连接到NMOS晶体管T4的栅极端子并接收信号EN，并且其输出连接到PMOS晶体管的栅极端子T2。对于C²MOS三态反相器170b，非门171b的输入连接到NMOS晶体管T3的栅极端子并接收信号EN，并且其输出连接到PMOS晶体管T2的栅极端子。当EN为‘1’时，当EN为‘0’时，Q处于高阻态。三态反相器170a、170b可以容易地配置用于锁存器和触发器。作为非限制性示例，图2A和图2B示出了分别具有三态反相器170a(图1A)、170b(图1B)的TG D触发器(传输门延迟触发器)270a和C²MOS D触发器(时钟CMOS延迟触发器)270b。