[发明专利]半导体装置

说明书

半导体装置具有这样的结构，即，将N个栅电极层G和(N‑1)个沟道形成区域层CH(其中，N≥3)交替并置在基底的绝缘材料层61上，在基底中，绝缘材料层61形成在导电基板60的表面上。结构、沟道形成区域层CH、以及栅电极层G中的每一者具有底表面、顶表面以及四个侧表面。第n个沟道形成区域层的第二表面32和第四表面34分别接触于第n个栅电极层的第四表面24和第(n+1)个栅电极层的第二表面22。第奇数个栅电极层与第偶数个栅电极层中之一连接至第一接触部分并且另一个连接至第二接触部分。

技术领域

本公开涉及半导体装置，并且更具体地，涉及具有纳米线或纳米片结构的场效应晶体管。

背景技术

描述了自2012的先进MOS晶体管的规模趋势。在20nm技术时代，主要使用大块平面的MOSFET。在14nm技术时代及之后，趋势发展为完全采用鳍状结构的FET(出于描述方便，称为“Fin-FET”)或具有全耗尽绝缘体上硅(FD-SOI)结构的FET(出于描述方便，称为“FD-SOI-FET”)。尽管与栅极长度规模紧密相关的硅层的厚度(即，Fin-FET中的鳍状结构或FD-SOI-FET中的硅层的厚度)在FET微型化中是重要因素，然而，认为硅层具有5nm厚度的技术局限性。

具有纳米线结构的FET(出于描述方便，称为“纳米线FET”)被视为打破对形成上述FET的沟道形成区域(channel formation region)的硅层厚度的限制的技术(例如，参见日本专利申请特开公开号2015-195405)。

顺便提及，对沟道形成区域施加反馈偏压，能够使得根据晶体管的操作改善性能，从而导致漏电流减少。具体地，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加+V_dd并且对夹持沟道形成区域的栅电极中的另一个栅电极施加+V_dd，使得可以提高晶体管驱动能力。此外，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加0伏特并且对夹持沟道形成区域的栅电极中的另一个栅电极施加-V_dd，使得可以在晶体管的断开状态下减少漏电流。

引用列表

专利文献

专利文献1：日本专利申请公开号2015-195405

发明内容

发明要解决的问题

然而，因为栅电极包围纳米线结构的沟道形成区域的外围，所以上述专利文献1中公开的纳米线FET未能对沟道形成区域施加反馈偏压。换言之，上述专利文献1中公开的纳米线FET不能在根据晶体管的操作改善性能的同时减少漏电流。

由此，本公开旨在提供能够在根据晶体管的操作改善性能的同时减少漏电流的半导体装置。

问题的解决方案

用于实现上述目标的本公开的半导体装置包括：

结构，由N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)交替并置在基底的绝缘材料层上而成，在所述基底中绝缘材料层形成在导电基板的表面上；

其中，结构具有底表面、与底表面相对的顶表面、第一侧表面、第二侧表面、与第一侧表面相对的第三侧表面、以及与第二侧表面相对的第四侧表面；

沟道形成区域层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；

栅电极层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；

第1个栅电极层中的第二表面形成结构的第二侧表面；