[发明专利]用于管芯平铺的技术在审
申请号: | 201980006856.0 | 申请日: | 2019-03-22 |
公开(公告)号: | CN111557045A | 公开(公告)日: | 2020-08-18 |
发明(设计)人: | S.V.皮塔姆巴拉姆;段刚;D.库尔卡尼 | 申请(专利权)人: | 英特尔公司 |
主分类号: | H01L23/528 | 分类号: | H01L23/528;H01L23/522;H01L23/14;H01L25/065 |
代理公司: | 中国专利代理(香港)有限公司 72001 | 代理人: | 付曼;姜冰 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 管芯 平铺 技术 | ||
提供了用于精细节点异构芯片封装的技术。在示例中,一种制作异构芯片封装的方法可包括:使用硅桥将第一基管芯的第一侧的电端子耦合到第二基管芯的第一侧的电端子,在硅桥周围并且邻近第一基管芯和第二基管芯的第一侧形成有机衬底,以及将精细节点管芯耦合到第一基管芯或第二基管芯中的至少一个的第二侧。
本申请要求2018年4月10号提交的、序列号为15/949141的美国专利申请的优先权的权益,通过引用将其完整地并入本文。
技术领域
本文档一般地但非限制性地涉及管芯互连,并且更特别地涉及使用集成管芯桥来提供大异构管芯封装。
背景技术
常规管芯制造技术正被推向它们对于单片管芯的大小的限制,而应用仍在渴望对于使用诸如7nm栅极长度之类的最新技术的大尺寸集成电路而言是可能的能力。随着单片管芯变得更大,对于更小的管芯可忽略的小差异不能被补偿并且通常可显著降低成品率。近期的解决方案可涉及使用与半导体插入器(interposer)互连的或与组装到硅衬底中的硅桥集成的较小集成电路以提供异构芯片封装。然而,用于制作半导体插入器或衬底的常规技术限制了异构芯片封装的大小。
附图说明
在不一定按比例绘制的附图中,相似的标号可在不同的视图中描述类似的组件。具有不同字母后缀的相似标号可表示类似组件的不同实例。在附图的图中,通过示例而非限制的方式示出了一些实施例,在附图中:
图1一般地示出了根据本主题的异构芯片封装100的至少一部分的示例。
图2A-2G示出了根据本主题的制造异构芯片封装100的方法。
图3示出了用于制作异构芯片封装的方法300的流程图。
图4示出了示例机器400的框图,在所述示例机器400上可执行本文所讨论的技术(例如,方法)中的任何一个或多个。
图5示出了系统级图,其描绘了包括如本公开中所描述的异构芯片封装的电子装置(例如,系统)的示例。
具体实施方式
以下描述和附图充分地说明了特定实施例,以使本领域技术人员能够实施它们。其他实施例可结合结构、逻辑、电气、工艺和其他变化。一些实施例的部分和特征可被包括在其他实施例的那些部分和特征中,或替代其他实施例的那些部分和特征。权利要求中阐述的实施例涵盖那些权利要求的所有可用等同物。
在单个解决方案中使用多个异构管芯的封装技术可能要求多个管芯到管芯的连接。虽然是相对新的技术,但是可被称为2.5D解决方案的对该挑战的常规解决方案可利用硅插入器和硅通孔(Through Silicon Vias,TSV)在最小的占用区(footprint)中以所谓的硅互连速度连接管芯。结果是可能延迟下线(tape-out)并压低成品率的日益复杂的布局和制造技术。例如,使用硅插入器的一些技术限制了异构芯片封装的大小。一个限制是硅插入器受限于制造工艺的光刻标线(reticle)大小。第二个限制可以是组装工艺生产可接受封装的能力。例如,组装工艺可包括将精细节点管芯或高级节点管芯安装到硅插入器,并且然后将硅插入器附接到诸如有机衬底之类的衬底。将插入器附接到衬底可涉及热连接接合(TCB)工艺,其可能使大的插入器翘曲并且没有虑及稳健的电连接。
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