[发明专利]用于在堆叠半导体装置中对准读取数据的方法及设备

说明书

本发明提供用于在堆叠半导体装置中对准读取数据的方法及设备。一种实例设备包含堆叠半导体装置，所述堆叠半导体装置包括堆叠的第一裸片及第二裸片。所述堆叠半导体装置包含：第一路径，其具有第一对准(第一裸片)电路及第二对准(第二裸片)电路以用于从所述第二裸片提供读取数据；及第二路径，其具有第一副本对准(第一裸片)电路及第二副本对准(第二裸片)电路。在时序对准操作期间，第一控制电路基于通过所述第二副本对准电路的时钟信号的传播延迟将所述第一对准电路及所述第一副本对准电路设置为第一延迟值。在设置所述第一延迟值之后，第二控制电路基于通过所述第一副本对准电路及所述第二副本对准电路的传播延迟差将所述第二对准电路及所述第二副本对准电路设置为第二延迟值。

背景技术

高数据可靠性、高存储器存取速度、较低功率消耗及减小芯片大小是半导体存储器所需的特征。近年来，已引入三维(3D)存储器装置。一些3D存储器装置是通过垂直地堆叠多个存储器核心裸片(die或dice)且使用穿透硅(或穿透衬底)通孔(TSV)使裸片互连而形成。3D存储器装置的优点包含：较短互连件，其降低电路延迟及功率消耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及相当小的占据面积。因此，3D存储器装置促成较高存储器存取速度、较低功率消耗及芯片大小缩减。实例3D存储器装置包含混合存储器立方体(HMC)及高带宽存储器(HBM)。然而，在3D存储器装置中，归因于工艺变化、电压变化等，堆叠核心裸片(芯片)中的每一者中的操作时序有时不同。因为在3D存储器装置中的核心芯片间共享导电路径，所以这些变化可引起与数据传送相关的时序问题，例如两个核心芯片同时经由相同导电路径传输数据。

发明内容

提供用于在堆叠半导体装置中对准读取数据的方法及设备。在本发明的方面中，一种设备包含第一半导体裸片，并且所述第一半导体裸片包含第一端子及第一电路系统，第二端子及第二电路系统，以及第四端子及第三电路系统。所述第一端子被供应第一信号，且所述第一电路系统耦合到所述第一端子且经配置以提供与所述第一信号相关的第二信号。所述第一电路系统包含第一延迟电路。所述第二端子被供应第三信号，且所述第二电路系统耦合到所述第二端子且经配置以将与所述第三信号相关的第四信号提供到第三端子。所述第四端子被供应第五信号，所述第五信号指示与所述第三信号相关的第六信号和与所述第四信号相关的第七信号之间的相位差。所述第三电路系统经配置以至少部分响应于所述第五信号而控制所述第一延迟电路。

在本发明的另一方面中，一种设备包含：堆叠半导体装置，其包括第一裸片及堆叠于所述第一裸片上的第二裸片。所述堆叠半导体装置还包含经配置以从所述第二裸片提供读取数据的第一路径及经配置以执行读取数据对准操作的第二路径。所述第一路径包含所述第一裸片上的第一对准电路及所述第二裸片上的第二对准电路。所述第二路径包含所述第一裸片上的第一副本对准电路及所述第二裸片上的第二副本对准电路。在所述读取数据对准操作期间，所述第一裸片的第一控制电路经配置以基于通过所述第一副本对准电路的时钟信号的传播延迟设置所述第一对准电路及所述第一副本对准电路以提供第一延迟。在设置所述第一对准电路及所述第一副本对准电路以提供所述第一延迟之后，所述第二裸片的第二控制电路经配置以设置所述第二对准电路及所述第二副本对准电路以提供第二延迟。所述第二延迟是基于通过所述第二副本对准电路的所述时钟信号的传播延迟相较于通过所述第一副本对准电路的所述时钟信号的所述传播延迟。

在本发明的另一方面中，一种方法包含：在堆叠半导体装置的读取数据对准操作期间：增加通过所述堆叠半导体装置的第一裸片的第一对准电路及第一副本对准电路的第一延迟。增加所述第一延迟直到通过所述半导体装置的第二裸片的第二副本对准电路的时钟信号的传播延迟小于通过所述第一副本对准电路的所述时钟信号的传播延迟。响应于将所述第一延迟设置为导致通过所述第二裸片的所述第二副本对准电路的所述时钟信号的所述传播延迟小于通过所述第一副本对准电路的所述时钟信号的传播延迟的值，设置通过所述第二裸片的第二对准电路及所述第二副本对准电路的第二延迟。所述第二延迟设置导致通过所述第二副本对准电路的所述时钟信号的所述传播延迟等于通过所述第一副本对准电路的所述时钟信号的所述传播延迟。

附图说明