[实用新型]一种带隙基准电路

说明书

本实用新型公开一种带隙基准电路，包括产生单元、电源抑制比提高单元、偏置单元电路，所述产生单元包括一个基本电流镜带隙基准电路结构，所述电源抑制比提高单元包括一运算放大器，所述运算放大器包括第一输入端、第二输入端和输出端，所述偏置电路包括一PMOS管，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一三极管、第二三极管、第一电阻以及第二电阻，第二电阻与第三PMOS管的漏极连接处为基准电压输出端；本实用新型的有益效果是，达到了使正负输入端电压更为一致的效果，使得带隙基准电路的精度进一步提高。

技术领域

本实用新型属于集成电路技术领域，具体为一种带隙基准电路。

背景技术

作为基准电路，电路的精度是非常重要的。本专利要改进的带隙基准电源采用运放来进行钳位，目的是想要保证正负输入端的电压一模一样，但由于工艺偏差等因素，只能尽可能使得正负输入端的电压接近相等。为了进一步提高电路精度，传统的解决方法是提高运放的增益，但这个会增加运放设计的复杂度，增加芯片的面积。本专利提出的解决方法是通过反馈的方式来解决这个问题。

带隙基准电路的工作原理是利用半导体材料的带隙电压与温度无关的特性，利用双极型晶体管的基极-发射极电压的负温度系数与不同电流密度下两个双极型晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。

现有技术中的带隙基准电路中的运算放大器采用如图一传统二级放大器结构，该结构存在三个缺点：1.需要用到额外的偏置电压vbias2；2.正负输入端的电压的一致性没有很好，导致带隙电压源的精度受到限制；3.用到电源电压，版图设计方面也存在复杂性，增加设计的难度以及良品率的减少。本专利提出的解决方法是通过反馈的方式来解决这个问题。

实用新型内容

(一)解决的技术问题

针对现有技术的不足，本实用新型提供了一种带隙基准电路，解决现有技术中的带隙基准电路中运算放大器正负输入端电压一致度不足，面积稍大的问题。

(二)技术方案

为实现上述目的，本实用新型提供如下技术方案：为解决上述技术问题，本实用新型提供一种带隙电路，包括产生单元、电源抑制比提高单元、偏置单元电路。所述产生单元包括一个基本电流镜带隙基准电路结构。所述电源抑制比提高单元包括一运算放大器，所述运算放大器包括第一输入端、第二输入端和输出端。所述偏置电路包括一PMOS晶体管。

所述的产生单元，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第一三极管、第二三极管、第一电阻以及第二电阻，第二电阻与第三PMOS管的漏极连接处为基准电压输出端。

所述的运算放大器，包含第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第三电阻。第四PMOS管的栅端为所述运算放大器的第二输入端，第五PMOS管的栅端为所述运算放大器的第一输入端。第四PMOS管的源端为运算放大器的输出端。

所述的第四PMOS管的栅极为所述运算放大器的第二输入端，源极连接第五PMOS管的源极和第五NMOS管的漏极，漏极连接第三NMOS管的漏极和第五NMOS管的栅极。

所述的第五PMOS管的栅极为所述运算放大器的第一输入端，源极连接第四PMOS管的源极，漏极连接第四NMOS管的漏极和第四NMOS管的栅极。

所述的第三NMOS管的栅极连接第四NMOS管的栅极，源极连接到第二电源端，漏极连接到第五NMOS管的栅极。

所述的第四NMOS管的栅极连接到第三NMOS管的栅极，源极连接到第二电源端，漏极连接到第四NMSO管的栅极和第五PMOS管的漏极。