[实用新型]一种半导体外延器件

说明书

一种半导体外延器件，包括衬底、应力中和层以及外延层，其中衬底包括第一表面以及与第一表面相对的第二表面，应力中和层设置于衬底的第二表面，外延层设置于衬底的第一表面。本实用新型披露的半导体外延器件通过应力中和层与外延层之间的应力相互抵消，令半导体外延器件的翘曲度小于50μm，如此一来能够提高所述半导体外延器件的制备工艺的工艺效率。

技术领域

本实用新型关于一种半导体外延器件，特别是关于一种具备低翘曲度的半导体外延器件。

背景技术

半导体外延(epitaxy)工艺是在原有的衬底(例如是硅衬底)上形成新结晶层，在帮助半导体器件设计者优化半导体器件性能方面上提供了很大的灵活性，例如可以控制外延层掺杂厚度、浓度、轮廊等。通过半导体外延工艺制备的半导体外延器件主要用于互补金属氧化物半导体器件(CMOS，Complementary Metal-Oxide-Semiconductor)芯片，可增加CMOS芯片的效能。

现有的技术方案在实施外延工艺后，由于外延层材料与硅衬底组分不同，晶格也不匹配，造成实施外延工艺制备的半导体外延器件产生严重的的翘曲，而这种翘曲现象在后续的半导体器件制备工艺实施时造成器件破裂，影响半导体器件整体的制备效率。而目前的技术方案为了减少翘曲现象发生，会在实施外延工艺时于半导体外延器件上形成足够厚的缓冲层，以消除半导体外延器件的内应力。然而太厚的缓冲层会导致工艺成本大幅提升，也会降低制备工艺的工艺效率。因此，仍有必要提供一种半导体外延器件以解决现有技术方案产生的问题。

实用新型内容

根据现有技术的缺点，本实用新型主要目的在于提供一种半导体外延器件，半导体外延器件具备低翘曲度以提升制备工艺的工艺效率。

本实用新型另一目的在于通过改善半导体外延器件的制备工艺降低了半导体外延器件的翘曲度，也能够降低实施外延工艺时所形成的缓冲层的厚度，并提高半导体外延器件制备工艺的工艺效率达到现有技术方案的1.2至2倍。

为达上述目的，本实用新型披露一种半导体外延器件，包括衬底、应力中和层以及外延层，其中衬底包括第一表面以及与第一表面相对的第二表面，应力中和层设置于衬底的第二表面上，外延层设置于衬底的第一表面。

在一实施例中，应力中和层的厚度范围介于50至1000nm。

在一实施例中，应力中和层的材料为介电质。

在一实施例中，介电质为氧化硅或氮化硅。

在一实施例中，外延层的厚度范围介于500至6000nm。

在一实施例中，衬底的厚度范围介于500至1200μm。

基于上述，在本实用新型的实施例中，衬底包括第一表面以及与第一表面相对的第二表面，应力中和层设置于衬底的第二表面上，外延层设置于衬底的第一表面，如此一来通过应力中和层与外延层之间的应力相互抵消，令半导体外延器件的翘曲度小于50μm，能够提高所述半导体外延器件的制备工艺的工艺效率1.2至2倍。

附图说明

图1是根据本实用新型披露的技术，表示半导体外延器件的剖面示意图；

图2是根据图1披露的半导体外延器件，表示半导体外延器件的制备工艺流程图；以及

图3至图6是根据图2披露的半导体外延器件制备工艺流程，表示半导体外延器件的制备工艺示意图。

具体实施方式