[实用新型]基于FPGA的超低延迟H.264编码装置

说明书

本实用新型提出了一种基于FPGA的超低延迟H.264编码装置，包括供电模块、金手指连接器、FPGA最小运行单元，千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块；金手指连接器作为编码装置的外接接口，供电模块为各组成模块提供工作电源。FPGA最小运行单元包括作为视频编码处理器的Xilinx Artix‑7系列FPGA芯片、电源模块、DDR3 SDRAM和QSPI Flash；FPGA芯片连接有QSPI Flash作为启动配置存储器，FPGA芯片连接有DDR3 SDRAM作为编码算法的高速缓存。千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块均与FPGA芯片连接。本实用新型在满足H.264编码的硬件需求的前提下，选择较小封装和较低功耗的器件。

技术领域

本实用新型涉及编码装置设计技术领域，尤其是涉及一种基于FPGA的超低延迟H.264编码装置。

背景技术

随着视频技术不断发展，用户对视频压缩编码、低延迟编解码和传输的要求越来越高，尤其是需要实时操控的视频传输系统，对整体延迟的需求一般低于100ms，而且延迟越低会带来越良好的操控感受。

目前普遍使用的是基于ARM核心的编解码处理器，功能较为完备，但未针对低延迟的应用作优化，延迟一般为100～300ms，广泛使用在摄像头、运动相机、录像机等对延迟不敏感的产品中。

由于FPGA本身具有强大的并行处理能力和高度可定制能力，基于FPGA的视频编解码器相对于基于ARM核心的编解码处理器编解码延迟大幅降低，一般能做到整体延迟不超过80ms。因此，设计一款基于FPGA的超低延迟H.264编码装置是非常有必要的。

实用新型内容

针对现有技术中视频编码装置延迟较大的缺点，本实用新型提出了一种基于FPGA的超低延迟H.264编码装置，在超小型尺寸和较低功耗的模块上实现H.264超低延迟编码，便于用户集到设备当中。

为实现上述技术目的，本实用新型采用的具体技术方案如下：

一种基于FPGA的超低延迟H.264编码装置，其选用Xilinx Artix-7系列FPGA芯片作为视频编码处理器。优选地，可以选用Xilinx Artix-7系列XC7A100T-3CSG324E芯片作为视频编码处理器，其共有100K逻辑单元(LC)，在逻辑资源足够的情况下具有较小的尺寸(15mm*15mm)。

具体地，基于FPGA的超低延迟H.264编码装置，包括供电模块、金手指连接器、FPGA最小运行单元，千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块；金手指连接器作为编码装置的外接接口，供电模块为各组成模块提供工作电源。

FPGA最小运行单元包括作为视频编码处理器的FPGA芯片、电源模块、DDR3 SDRAM和QSPI Flash；FPGA芯片连接有QSPI Flash作为启动配置存储器，FPGA芯片连接有DDR3SDRAM作为编码算法的高速缓存。千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块均与FPGA芯片连接。本实用新型FPGA最小运行单元功耗为2W左右。而常规使用Xilinx Kintex-7系列FPGA或Xilinx Zynq7000系列SoC作为视频编码处理器的现有方案，最小运行单元功耗通常为4W左右。

优选地，供电模块使用了4片TI微型高效降压转换器TPS82085，将输入电压分别转换为1.0V、1.5V、1.8V、3.3V，用于为各组成模块供电。这样，保证了每路3A最大供电电流的情况下将供电模块的各路电源转换电路面积缩减到6mm*5mm。

优选地，本实用新型HDMI视频信号经金手指连接器输入到HDMI视频输入模块，HDMI视频输入模块包括三片TXS0101双向电平转换器，分别实现HDMI视频信号中的SDA信号、SCL信号、HPD信号从5V电平到3.3V电平的转换。