[实用新型]基于FPGA的超低延迟H.264编码装置有效
| 申请号： | 201922007097.X | 申请日： | 2019-11-19 |
| 公开（公告）号： | CN210839880U | 公开（公告）日： | 2020-06-23 |
| 发明（设计）人： | 彭骁寒;焦斌 | 申请（专利权）人： | 湖南君瀚信息技术有限公司 |
| 主分类号： | H04N19/12 | 分类号： | H04N19/12 |
| 代理公司： | 长沙国科天河知识产权代理有限公司 43225 | 代理人： | 邱轶 |
| 地址： | 410000 湖南省长沙市长沙*** | 国省代码： | 湖南;43 |
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| 摘要： | |||
| 搜索关键词： | 基于 fpga 延迟 264 编码 装置 | ||
1.一种基于FPGA的超低延迟H.264编码装置，其特征在于：包括供电模块、金手指连接器、FPGA最小运行单元，千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块；金手指连接器作为编码装置的外接接口，供电模块为各组成模块提供工作电源；
FPGA最小运行单元包括作为视频编码处理器的FPGA芯片、电源模块、DDR3SDRAM和QSPIFlash；FPGA芯片连接有QSPI Flash，FPGA芯片连接有DDR3SDRAM；其选用Xilinx Artix-7系列FPGA芯片作为视频编码处理器；
千兆以太网物理层收发器、模拟视频输入模块、HDMI视频输入模块均与FPGA芯片连接。
2.根据权利要求1所述的基于FPGA的超低延迟H.264编码装置，其特征在于：HDMI视频信号经金手指连接器输入到HDMI视频输入模块，HDMI视频输入模块包括三片TXS0101双向电平转换器，分别实现HDMI视频信号中的SDA信号、SCL信号、HPD信号从5V电平到3.3V电平的转换。
3.根据权利要求1所述的基于FPGA的超低延迟H.264编码装置，其特征在于：模拟视频信号经金手指连接器输入到模拟视频输入模块，模拟视频输入模块包括模拟视频解码芯片，模拟视频解码芯片选用ADI的ADV7280芯片，使用ADV7280芯片实现模拟视频到8位ITU-RBT.656YCrCb 4:2:2视频流数据的转换。
4.根据权利要求1所述的基于FPGA的超低延迟H.264编码装置，其特征在于：千兆以太网物理层收发器选用Realtek的RTL8211FI芯片。
5.根据权利要求1所述的基于FPGA的超低延迟H.264编码装置，其特征在于：所述FPGA芯片选用Xilinx Artix-7系列XC7A100T-3CSG324E芯片。
6.根据权利要求1所述的基于FPGA的超低延迟H.264编码装置，其特征在于：供电模块使用4片TI微型高效降压转换器TPS82085，将输入电压分别转换为1.0V、1.5V、1.8V、3.3V，用于为各组成模块供电。
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