[实用新型]一种不存在高电平交集的反相检测时钟发生电路

说明书

为了解决高频反相检测时钟信号Q2和Q4可能发生的检测时钟信号Q2和检测时钟信号Q4同时为高电平时，导致新型信号下降沿边沿检测电路失效的问题，本实用新型提出一种不存在高电平交集的反相检测时钟发生电路，其将时钟信号Fclk通过或非门以及延时器的组合，避免了所有的时序中高频反相检测时钟信号Q2和Q4同时出现高电平的情形。

技术领域

本实用新型属于数字集成电路设计领域，较为具体的，涉及到一种不存在高电平交集的反相检测时钟发生电路。

背景技术

专利申请号为2018105290672和专利申请号为201820810334涉及到一组高频反相检测时钟信号Q2和Q4，通过对检测时钟信号Q2和检测时钟信号Q4 在理想状态时，也就是当检测时钟信号Q2为高电平，检测时钟信号Q4即为低电平；或者当检测时钟信号Q2为低电平，检测时钟信号Q4即为高电平的情况下设计了一种新型信号下降沿边沿检测电路，该电路能够解决当数据脉冲信号的频率大于等于检测时钟的二分频时，传统的双触发器边沿检测电路无法检测或者会漏检测数据脉冲信号下降沿变化的问题。

其中所有的D锁存器都是通过高频反相检测时钟信号Q2和Q4的电平触发，通常情况下，当检测时钟信号Q2为高电平时，检测时钟信号Q4应为低电平，此时只有与检测时钟信号Q2相连的D锁存器才能被触发，而跟检测时钟信号Q4相连的D锁存器不能被触发；当检测时钟信号Q4为高电平，检测时钟信号Q2应为低电平，此时只有与检测时钟信号Q4相连的D锁存器才能被触发，而跟检测时钟信号Q2相连的D锁存器不能被触发。

通常情况下，可以将时钟信号Fclk通过一个反相器后，获得反相时钟信号，但是由于反相器本身有一定的延时作用，这样就会使得反相时钟信号与原来的时钟信号Fclk经过一段的时间周期后一定会产生高电平或者低电平的交集。

而如上所述的新型信号下降沿边沿检测电路中所有的D锁存器通过高频反相检测时钟信号Q2和Q4进行控制，且在高电平时使能，所以一旦检测时钟信号Q2和检测时钟信号Q4发生交集，且交集为高电平时，则所有的D锁存器就会一起使能，则所述的新型信号下降沿边沿检测电路就会失效。

实用新型内容

有鉴于此，为了解决以上高频反相检测时钟信号Q2和Q4可能发生的检测时钟信号Q2和检测时钟信号Q4同时为高电平时，导致新型信号下降沿边沿检测电路失效的问题，本实用新型提出一种不存在高电平交集的反相检测时钟发生电路，其将时钟信号Fclk通过或非门以及延时器的组合，避免了所有的时序中高频反相检测时钟信号Q2和Q4同时出现高电平的情形。

一种不存在高电平交集的反相检测时钟发生电路，其包括：原来的时钟信号Fclk、复位端Reset-1、第一或非门1、第二或非门2、第三或非门3、第一延时器DELAY1、第二延时器DELAY2、第一反相器4、第二反相器5、第三反相器6、第四反相器7，其特征在于：原来的时钟信号Fclk分别与第三或非门3的第一个信号输入端以及第一或非门1的第二个信号输入端相连，复位端Reset-1分别与第三或非门3和第一或非门1的第一个信号输入端相连；第一或非门1的信号输出端与第二或非门2的第二个信号输入端相连，第二或非门2的信号输出端通过第二延时器DELAY2后输出检测时钟信号 clk_Q2，检测时钟信号clk_Q2通过第三反相器6和第四反相器7增加驱动，并输出检测时钟信号Q2；检测时钟信号clk_Q2同时连接到第三或非门3的第二个信号输入端，第三或非门3的信号输出端通过第一延时器DELAY1后输出检测时钟信号clk_Q4，检测时钟信号clk_Q4通过第一反相器4和第二反相器5增加驱动，并输出检测时钟信号Q4；检测时钟信号Q4连接到第二或非门2的第一个信号输入端；所述的不存在高电平交集的反相检测时钟发生电路的初始状态设置为原来的时钟信号Fclk设置为高电平、复位端Reset-1设置为高电平，检测时钟信号clk_Q2设置为高电平，检测时钟信号clk_Q4设置为低电平。

进一步的，第一延时器DELAY1和第二延时器DELAY2的延时可以相同，也可以不同。