[实用新型]向量与矩阵的FPGA并行快速乘法器模块

权利要求书

1.一种向量与矩阵的FPGA并行快速乘法器模块，其特征在于，结构如下：

该结构由n+1个FIFO即先进先出队列结构存储器、n个乘法器、n个累加器、n个缓存器和n个控制器组成；

其中，每个存储器均有1个输入端口，1个输出端口；每个乘法器均有2个输入端口，1个输出端口；每个累加器均有2个输入端口，1个输出端口；每个缓存器均有1个输入端口，1个输出端口；每个控制器均有1个输入端口，2个输出端口；

各个部件的连接关系如下：

存储器(0)的输出端口与乘法器M₁，M₂，…M_n的一个输入端口分别相连，存储器(1)的输出端口与乘法器M₁的另一个输入端口连接，乘法器M₁的输出端口与累加器A₁的一个输入端口相连，累加器A₁的另一个输入端口与控制器1的输出端口1连接，累加器A₁的输出端口与缓存器Buf1的输入端口连接，缓存器Buf1的输出端口与控制器1的输入端口连接，控制器1的输出端口2为最终结果输出端口out1；

存储器(0)的输出端口与乘法器M₁，M₂，…M_n的一个输入端口分别相连，存储器(2)的输出端口与乘法器M₂的另一个输入端口连接，乘法器M₂的输出端口与累加器A₂的一个输入端口相连，累加器A₂的另一个输入端口与控制器2的输出端口1连接，累加器A₂的输出端口与缓存器Buf2的输入端口连接，缓存器Buf2的输出端口与控制器2的输入端口连接，控制器2的输出端口2为最终结果输出端口out2；

依次连接存储器(0)的输出端口与乘法器M₁，M₂，…M_n的一个输入端口分别相连，存储器(n)的输出端口与乘法器M_n的另一个输入端口连接，乘法器M_n的输出端口与累加器A_n的一个输入端口相连，累加器A_n的另一个输入端口与控制器n的输出端口连接，累加器A_n的输出端口与缓存器Bufn的输入端口连接，缓存器Bufn的输出端口与控制器n的输入端口连接，控制器n的输出端口2为最终结果输出端口outn。