[实用新型]多芯片叠加式半导体器件

说明书

本实用新型公开一种多芯片叠加式半导体器件，包括至少两片层叠设置的芯片，所述芯片的上表面和下表面均具有供焊接的电极区，相邻两片芯片之间设有一铜片，此铜片上开有若干个通孔，此通孔内填充有一焊料，此焊料的两端从通孔内延伸出，焊接时，延伸出通孔的焊料端部在铜片和电极区之间形成一焊料层，所述芯片的宽度为4~12mm，其长度为4~12mm。本实用新型不仅能够代替现有技术中焊料、铜片加焊料的组装结构，简化组装工艺，提高生产效率、降低工艺管控难度，还能改善铜片与芯片之间焊料铺展的均匀性，并避免焊料溢出电极区，提升了产品的可靠性。

技术领域

本实用新型涉及一种多芯片叠加式半导体器件，属于半导体产品技术领域。

背景技术

现有的多芯片叠加产品，在为了保证芯片之间良好导电性的同时，还要在芯片之间形成合理的间距，一般两层芯片之间通常采用2层焊料加1层铜片的组装工艺，但是，该工艺存在如下弊端：一方面，组装过程中需要贴装2层焊片或其他焊料，工序较多、工艺管控难度大，另一方面，铜片上下层焊料与铜片之间铺展的厚度均匀性管控难度大，导致成型产品质量不佳。

实用新型内容

本实用新型的目的是提供一种多芯片叠加式半导体器件，该半导体器件不仅能够降低工艺管控难度、提高工艺效率，还能改善产品质量、提升成品可靠性。

为达到上述目的，本实用新型采用的技术方案是：包括至少两片层叠设置的芯片，所述芯片的上表面和下表面均具有供焊接的电极区，相邻两片芯片之间设有一铜片，此铜片上开有若干个通孔，此通孔内填充有一焊料，此焊料的两端从通孔内延伸出，焊接时，延伸出通孔的焊料端部在铜片和电极区之间形成一焊料层。

上述技术方案中进一步改进的方案如下：

1. 上述方案中，所述芯片的宽度为4~12mm，其长度为4~12mm。

2. 上述方案中，所述芯片的数目为三片或者三片以上。

3. 上述方案中，所述铜片为金属铜网，所述通孔为金属铜网的网孔。

4. 上述方案中，所述铜片为多孔铜板。

由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：

本实用新型多芯片叠加式半导体器件，通过将焊料以预成型的方式与铜片组装在一起，不仅能够代替现有技术中焊料、铜片加焊料的组装结构，简化组装工艺，提高生产效率、降低工艺管控难度，还能改善铜片与芯片之间焊料铺展的均匀性，并避免焊料溢出电极区，提升了产品的可靠性。

附图说明

附图1为本实用新型多芯片叠加式半导体器件的整体结构示意图；

附图2为芯片的俯视图。

以下附图中：1、芯片；11、电极区；2、铜片；4、焊料；5、焊料层。

具体实施方式

实施例1：一种多芯片叠加式半导体器件，参照附图1~2，包括至少两片层叠设置的芯片1，所述芯片1的上表面和下表面均具有供焊接的电极区11，相邻两片芯片1之间设有一铜片2，此铜片2上开有若干个通孔，此通孔内填充有一焊料4，此焊料4的两端从通孔内延伸出，焊接时，延伸出通孔的焊料4端部在铜片2和电极区11之间形成一焊料层5。

上述芯片1的宽度为4mm，其长度为4mm；上述芯片1设置为三片；上述铜片2为金属铜网，所述通孔为金属铜网的网孔。

实施例2：一种多芯片叠加式半导体器件，参照附图1~2，包括至少两片层叠设置的芯片1，所述芯片1的上表面和下表面均具有供焊接的电极区11，相邻两片芯片1之间设有一铜片2，此铜片2上开有若干个通孔，此通孔内填充有一焊料4，此焊料4的两端从通孔内延伸出，焊接时，延伸出通孔的焊料4端部在铜片2和电极区11之间形成一焊料层5。