[实用新型]高密着性导线架

说明书

本实用新型提供一种高密着性导线架，包括一导线架本体、一设置于所述导线架本体的部分表面，且与所述导线架本体不同的导电材料构成的选择性镀层，及一形成于所述导线架本体未被所述选择性镀层覆盖表面的金属氧化物层。利用所述金属氧化物层作为接合媒介，提升与高分子封装材料的密着性。

技术领域

本实用新型涉及一种半导体组件封装用的导线架，特别是涉及一种可提升导线架与高分子封装材料密着性的高密着性导线架。

背景技术

一般半导体组件封装用的导线架，是利用先将一由导电材料，例如不锈钢、铜、铜系合金或铁镍合金，构成的导电基片，以冲压或蚀刻方式形成所需的导线架结构后，将半导体芯片与所述导线架结构的垫片(die pad)黏接后，再利用打线接合(wire bonding)方式将所述半导体芯片与所述导线架结构的引脚电连接，最后再利用高分子封装材料，例如环氧树脂，进行封装、切单(dicing)，即可得到单颗半导体封装组件。

然而，因为用于封装的高分子封装材料与导线架材料(金属、合金金属)间因为性质不兼容密着性不佳，因此，容易导致高分子封装材料与导线架在切割或使用过程剥离，而产生半导体封装组件的可靠度(reliability)问题。

发明内容

本实用新型的目的在于提供一种可减少异质材料间性质不兼容，而提升异质材料间密着性的高密着性导线架。

本实用新型的高密着性导线架，包括导线架本体、选择性镀层，及金属氧化物层。

所述导线架本体具有导电性，所述选择性镀层设置于所述导线架本体的部分表面，选自与所述导线架本体不同的导电材料构成；且所述金属氧化物层形成于所述导线架本体未被所述选择性镀层覆盖的表面。

较佳地，本实用新型的高密着性导线架，其中，所述导线架本体包括多个导线架单元，每一个导线架单元具有框部，及自所述框部朝向远离所述框部延伸的引脚组。

较佳地，本实用新型的高密着性导线架，其中，所述每一个导线架单元还包含被所述框部圈围的芯片座，所述引脚组朝向所述芯片座延伸，并与所述芯片座间隔设置。

较佳地，本实用新型的高密着性导线架，其中，所述每一个导线架单元还包含多条连接所述框部与所述芯片座的支撑条。

较佳地，本实用新型的高密着性导线架，其中，所述引脚组具多条彼此间隔的引脚。

较佳地，本实用新型的高密着性导线架，其中，所述选择性镀层设置于所述引脚的部分顶面。

较佳地，本实用新型的高密着性导线架，其中，所述导线架本体由铜或铜系合金为材料构成，所述选择性镀层选自镍、钯、银或金，并设置于所述导线架本体的部分表面，所述金属氧化物层的材料是氧化铜或氧化亚铜，且全面地覆盖在所述导线架本体未被所述选择性镀层遮覆的表面。

本实用新型的有益效果在于：利用于所述导线架本体未被所述选择性镀层覆盖的表面形成一层金属氧化物层，而可利用所述金属氧化物层作为接合媒介，提升与高分子封装材料的密着性。

附图说明

本实用新型的其他特征及功效，将于参照图式的实施方式中清楚地呈现，其中：

图1是说明本实用新型高密着性导线架的一实施例的俯视示意图；

图2是图1中沿2-2割面线的剖视示意图；及

图3是说明利用所述实施例封装而得的半导体封装组件的剖视示意图。

具体实施方式

参阅图1、2，本实用新型高密着性导线架是可用于进行半导体芯片封装而形成一半导体封装结构。

所述高密着性导线架的一实施例包含一导线架本体2、一选择性镀层3，及一金属氧化物层4。