[发明专利]一种基于FPGA的间隔均分设计方法和装置

说明书

本发明提供一种基于FPGA的间隔均分设计方法，包括以下步骤：将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数；将所述余数除以所述均分的采样脉冲个数以作为每个采样间隔内的误差；将计数器从所述秒脉冲处开始计数，并响应于在所述秒脉冲间隔内累计的所述采样间隔内的误差每大于或等于一个所述振动周期，使所述计数器停止计数一次。本发明充分利用了间隔均分计算的特点，精度更高，并且易于实现。

技术领域

本发明涉及计算机领域，并且更具体地，涉及一种基于FPGA的间隔均分设计方法和装置。

背景技术

在测控、通信等领域中，设备内或设备间，对于时间和数据同步的要求非常高。时间以及数据的同步采集和信息交互，常基于GPS或北斗的时间信息，例如解析出的秒脉冲信息。但秒间隔过大，常常需要将秒间隔均分成N等份，并要求随着秒脉冲的实时更新，保证均分间隔的稳定性和精确性。间隔均分算法由此而生。

目前，间隔均分功能的实现，大都依赖于晶振精度以及相应的修正方法，其实现方式有的过于复杂，有的难以保证精度需求。

发明内容

鉴于此，本发明实施例的目的在于提出一种精度高、易实现的间隔均分算法及实现方式。

基于上述目的，本发明实施例的一方面提供了一种基于FPGA的间隔均分设计方法，包括以下步骤：

将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数；

将所述余数除以所述均分的采样脉冲个数以作为每个采样间隔内的误差；

将计数器从所述秒脉冲处开始计数，并响应于在所述秒脉冲间隔内累计的所述采样间隔内的误差每大于或等于一个所述振动周期，使所述计数器停止计数一次。

在一些实施方式中，将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数包括：

将FPGA板卡的晶振时钟秒脉冲的振动周期数与均分的采样脉冲个数相除，获得其商；

在每个秒脉冲间隔内，响应于所述计数器的值达到所述商的值，就产生一个采样脉冲，同时所述计数器清零并重新开始计数。

在一些实施方式中，所述方法还包括：

根据修正公式进行修正，在每个秒脉冲间隔内，每当所述Bias的值大于或等于1时，所述计数器就停止计数一次，其中，

表示为所述每个采样间隔内的误差，其中R为所述获得的余数，N为所述均分的采样脉冲个数；

n表示为采样脉冲的次数，并在下一个秒脉冲处清零；

m表示为在每个秒脉冲间隔内所述计数器停止计数的次数，所述m的起始值为0，并且所述m的值在下一个秒脉冲处清零。

在一些实施方式中，所述方法还包括：

根据修正公式进行修正，在每个秒脉冲间隔内，每当所述Bias的值大于或等于1时，所述计数器就停止计数一次。

在一些实施方式中，所述方法还包括：

根据修正公式进行修正，在每个秒脉冲间隔内，每当Bias′大于或等于0时，所述计数器就停止计数一次，同时k值加1。

本发明实施例的另一方面提供了一种基于FPGA的间隔均分设计装置，包括：

至少一个处理器；以及

存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现以下步骤：

将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数；