[发明专利]一种基于FPGA的间隔均分设计方法和装置

权利要求书

1.一种基于FPGA的间隔均分设计方法，其特征在于，包括以下步骤：

将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数；

将所述余数除以所述均分的采样脉冲个数以作为每个采样间隔内的误差；

将计数器从所述秒脉冲处开始计数，并响应于在所述秒脉冲间隔内累计的所述采样间隔内的误差每大于或等于一个所述振动周期，使所述计数器停止计数一次；

根据修正公式或进行修正，每当所述Bias的值大于或等于1时，所述计数器就停止计数一次，其中，

表示为所述每个采样间隔内的误差，其中R为所述获得的余数，N为所述均分的采样脉冲个数，n表示为采样脉冲的次数，并在下一个秒脉冲处清零，m表示为在每个秒脉冲间隔内所述计数器停止计数的次数，所述m的起始值为0，并且所述m的值在下一个秒脉冲处清零。

2.根据权利要求1所述的方法，其特征在于，将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数包括：

将FPGA板卡的晶振时钟秒脉冲的振动周期数与均分的采样脉冲个数相除，获得其商；

在每个秒脉冲间隔内，响应于所述计数器的值达到所述商的值，就产生一个采样脉冲，同时所述计数器清零并重新开始计数。

3.根据权利要求1所述的方法，其特征在于，所述根据修正公式进行修正，每当所述Bias的值大于或等于1时，所述计数器就停止计数一次包括：

根据修正公式进行修正，在每个秒脉冲间隔内，每当Bias'大于或等于0时，所述计数器就停止计数一次，同时k值加1，其中，Bias'=Bias-1。

4.一种基于FPGA的间隔均分设计装置，其特征在于，包括：

至少一个处理器；以及

存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现以下步骤：

将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数；

将所述余数除以所述均分的采样脉冲个数以作为每个采样间隔内的误差；

将计数器从所述秒脉冲处开始计数，并响应于在所述秒脉冲间隔内累计的所述采样间隔内的误差每大于或等于一个所述振动周期，使所述计数器停止计数一次；

根据修正公式或进行修正，其中，

表示为所述每个采样间隔内的误差，其中R为所述获得的余数，N为所述均分的采样脉冲个数，n表示为采样脉冲的次数，并在下一个秒脉冲处清零，m表示为在每个秒脉冲间隔内所述计数器停止计数的次数，所述m的起始值为0，并且所述m的值在下一个秒脉冲处清零。

5.根据权利要求4所述的装置，其特征在于，将FPGA板卡的晶振时钟秒脉冲信号的振动周期数与均分的采样脉冲个数相除，并获得其余数包括：

将FPGA板卡的晶振时钟秒脉冲的振动周期数与均分的采样脉冲个数相除，获得其商；

在每个秒脉冲间隔内，响应于所述计数器的值达到所述商的值，就产生一个采样脉冲，同时所述计数器清零并重新开始计数。

6.根据权利要求4所述的装置，其特征在于，所述根据修正公式进行修正，当所述Bias的值大于或等于1时，所述计数器就停止计数一次包括：

根据修正公式进行修正，其中，在每个秒脉冲间隔内，每当Bias'大于或等于修正值0时，所述计数器就停止计数一次，同时k值加1，其中，Bias'=Bias-1。