[发明专利]3D存储器件及其制造方法

说明书

公开了一种3D存储器件及其制造方法，3D存储器件包括：衬底；位于衬底上方的栅叠层结构；以及贯穿栅叠层结构的多个沟道柱，沟道柱包括功能层、沟道层以及填充层；位于沟道柱下方的外延层，并与沟道层接触；功能层包括栅氧化层、电荷存储层以及隧穿氧化层；位于沟道柱顶部的电荷存储层上方的氧化层；位于沟道柱顶部的插塞结构，插塞结构完全覆盖沟道柱；其中，沟道柱顶部的电荷存储层由氧化层与插塞结构隔离。本发明实施例在沟道柱的顶部的电荷存储层与其上方的插塞结构隔离，从而使得电荷存储层与沟道层在沟道柱的顶部隔离，避免电荷存储层上的电荷通过插塞结构泄漏到沟道层中，从而提高3D存储器的顶部选择栅极的阈值电压的稳定性。

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层151和氧化硅层152(图中未示出)交替层叠的绝缘叠层结构150(图中未示出)；刻蚀所述绝缘叠层结构，在绝缘叠层结构中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔的侧壁和底部中形成功能层(ONO层)和沟道层，所述沟道层与外延硅层(SEG)连接，其中，功能层包括栅氧化层114、位于栅氧化层上的电荷存储层113以及位于电荷存储层上的隧穿氧化层112，所选的材料可以是氧化物-氮化物-氧化物(ONO)的单层和/或多层组合结构；采用原子层沉积(Atomic LayerDeposition，简称ALD)在所述沟道层上形成填充层115，回蚀刻所述填充层形成凹槽，在凹槽内沉积多晶硅(Poly)形成沿沟道孔侧壁上带有ONO层的多晶硅插塞116(Poly Plug)；去除氮化硅层，在去除氮化硅层的位置形成栅极金属121、122和123，形成栅叠层结构120。在多晶硅插塞(Poly Plug)116上形成金属通孔117(metal Via)，多晶硅插塞116通过金属通孔117与后续制程(BEOL)中金属层连接，如图1a所示。为了使多晶硅插塞与金属通孔有效的对准，扩展多晶硅插塞的孔径，使其孔径与沟道孔的孔径一样，如图1b所示。

此时所述功能层的电荷存储层113在顶部经由多晶硅插塞116与沟道层111接触。由于顶部选择栅极(Top Select Gate，TSG)的电荷束缚能力较差，电荷存储层上的电荷很容易经由多晶硅插塞泄漏到沟道层中，将导致顶部选择栅极TSG的阈值电压Vt偏移，影响3D存储器件的性能，尤其在擦除或者读取/写入过程中。在反复的擦除或者读取/写入后，拐角处将积累大量电荷，进一步使顶部选择栅极TSG的阈值电压Vt偏移。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，在功能层的顶部将电荷存储层和多晶硅插塞隔离开，提高3D存储器的顶部选择栅极的阈值电压的稳定性。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上方形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的牺牲层和绝缘层；形成贯穿所述绝缘叠层结构的多个沟道柱，所述沟道柱包括功能层、位于所述功能层上的沟道层以及位于所述沟道层上的填充层，其中，所述功能层包括栅氧化层、位于栅氧化层上的电荷存储层以及位于电荷存储层上的隧穿氧化层；去除所述沟道柱顶部的电荷存储层以形成空隙以及在所述空隙内形成氧化层；去除所述沟道柱顶部的所述栅氧化层、所述隧穿氧化层、所述氧化层以及所述填充层，以形成凹槽；在所述凹槽内沉积多晶硅形成插塞结构；其中，所述沟道柱顶部的电荷存储层由所述氧化层与插塞结构隔离。

优选地，形成所述沟道柱之前还包括：在所述绝缘叠层结构上形成第一硬掩模层，所述第一硬掩模层为氧化物层。