[发明专利]一种阵列基板行驱动电路以及显示装置

权利要求书

1.一种阵列基板行驱动电路，其特征在于，包括：

多个级联的阵列基板行驱动单元，所述阵列基板行驱动单元用于为对应扫描线提供栅极驱动信号；

所述阵列基板行驱动单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第一电容和第二电容；其中，所述第三薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极；

所述有源层位于所述衬底基板上，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；

所述栅极绝缘层位于所述有源层上且覆盖所述中间区；

所述栅极位于所述栅极绝缘层上，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；

所述第一绝缘层位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上；

所述源极和所述漏极位于所述第一绝缘层上，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接；

所述第一薄膜晶体管的源极、所述第三薄膜晶体管的栅极、所述第四薄膜晶体管的栅极、所述第六薄膜晶体管的栅极以及所述第一电容的第一电极电连接于第一连接点；所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极、所述第三薄膜晶体管的漏极均电连接第一时钟控制信号端；所述第一薄膜晶体管的漏极电连接输入信号端；

所述第二薄膜晶体管的漏极电连接正电源端，所述第二薄膜晶体管的源极、所述第三薄膜晶体管的源极、所述第五薄膜晶体管的栅极、所述第七薄膜晶体管的栅极以及第二电容的第一电极电连接；

所述第四薄膜晶体管的漏极以及所述第六薄膜晶体管的漏极均电连接第三时钟信号端，所述第四薄膜晶体管的源极、所述第五薄膜晶体管的漏极和所述第二电容的第二电极电连接；

所述第五薄膜晶体管的漏极、所述第七薄膜晶体管的源极、所述第二电容的第二电极均电连接负电源端；所述第四薄膜晶体管的源极、所述第五薄膜晶体管的源极以及所述第一电容的第二电极均电连接下一级阵列基板行驱动电路的信号输出端；

所述第六薄膜晶体管的源极以及所述第七薄膜晶体管的漏极均电连接对应的所述扫描线。

2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动单元还包括第八薄膜晶体管和第九薄膜晶体管；

所述第八薄膜晶体管与所述第一薄膜晶体管串联，且所述第八薄膜晶体管设置于所述第一薄膜晶体管的源极和所述第一连接点之间，所述第八薄膜晶体管的栅极与所述第一薄膜晶体管的栅极电连接；

所述第九薄膜晶体管与所述第三薄膜晶体管串联，且所述第九薄膜晶体管设置于所述第三薄膜晶体管的漏极和第一时钟控制信号输入端之间，所述第九薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电连接。

3.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述沟道区的长度取值范围为0.5~ 10um。

4.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述栅极绝缘层的厚度取值范围为150 nm～500 nm。

5.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述栅极绝缘层的材料包括氧化硅、氮氧化硅、氮化硅、氧化铝、氧化钛、氧化铪、氧化钽或氧化锆。

6.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述第一轻掺杂区和所述第二轻掺杂区的长度取值范围均为0.1-1.5um。

7.一种显示装置，其特征在于，包括权利要求1-6任一项所述的阵列基板行驱动电路。