[发明专利]封装器件的失效分析方法

说明书

本发明提供了一种封装器件的失效分析方法，包括：提供一包括自下向上的封装基体层、芯片主体层和封装盖板层的封装器件，封装基体层中的每条导电线路与对应的外接测试点电性连接，芯片主体层中的每个焊盘与对应的导电线路电性连接；获取每个焊盘通过对应的导电线路与对应的外接测试点之间的电性连接关系；通过外接测试点对芯片主体层进行电性测试，以获取电性测试出现异常的电性连接关系；以及，根据电性测试出现异常的电性连接关系，抓取芯片主体层中的热点，并在芯片主体层的顶表面标记热点的位置。本发明的技术方案使得能够在无损的条件下快速且准确地找到热点的位置，进而使得能够对芯片主体层进行快速且有效的失效分析。

技术领域

本发明涉及集成电路制造领域，特别涉及一种封装器件的失效分析方法。

背景技术

芯片尺寸封装(CSP，chip scale package)器件包括自上而下的封装盖板层、芯片主体层和封装基体层。目前，对芯片尺寸封装器件中的芯片进行失效分析的方法包括两种：一种是通过正面物理研磨法去除芯片主体层上的封装盖板层，以裸露出芯片主体层的顶表面的测试焊盘(test pad)；另一种是通过化学煮酸法去除封装盖板层和封装基体层，以裸露出芯片主体层，从而使得芯片主体层顶表面的测试焊盘和底表面的焊接焊盘(bondingpad)均裸露出来。但是，上述两种方法都会对芯片主体层造成损伤，进而导致无法定位到失效位置。其中，物理研磨法会研磨损伤芯片主体层的顶表面的测试焊盘和芯片主体层的顶表面上的其它结构；化学煮酸法中的酸会与测试焊盘和焊接焊盘发生反应，这两种方法都会造成导电介质被去除，导致无法对测试焊盘和/或焊接焊盘进行扎针测试，进而无法定位到失效的位置。

因此，需要提出一种新的失效分析的方法，以准确定位失效的位置，进而使得能够对芯片进行有效的失效分析。

发明内容

本发明的目的在于提供一种封装器件的失效分析方法，使得能够在无损的条件下快速且准确地找到所述热点的位置，进而使得能够对所述芯片主体层进行快速且有效的失效分析。

为实现上述目的，本发明提供了一种封装器件的失效分析方法，包括：

提供一封装器件，所述封装器件包括自下向上的封装基体层、芯片主体层和封装盖板层，所述封装基体层具有多条导电线路和多个外接测试点，且每条所述导电线路与对应的所述外接测试点电性连接；所述芯片主体层具有多个焊盘，且每个所述焊盘与对应的所述导电线路电性连接；

获取每个所述焊盘通过对应的所述导电线路与对应的所述外接测试点之间的电性连接关系；

通过所述外接测试点对所述芯片主体层进行电性测试，以获取电性测试出现异常的所述电性连接关系；

根据电性测试出现异常的所述电性连接关系，抓取所述芯片主体层中的热点，并在所述芯片主体层的顶表面标记所述热点的位置；以及，

去除所述封装盖板层，并根据所述热点的位置对所述芯片主体层进行失效分析。

可选的，所述焊盘包括焊接焊盘和测试焊盘，所述焊接焊盘与所述测试焊盘电性连接，所述焊接焊盘与对应的所述导电线路电性连接。

可选的，所述芯片主体层还包括介质层，所述介质层将所述焊盘的顶表面暴露出来；所述热点的位置标记在所述介质层的顶表面。

可选的，通过对所述封装器件进行透视扫描，以获取每个所述焊盘通过对应的所述导电线路与对应的所述外接测试点之间的电性连接关系。

可选的，获取电性测试出现异常的所述电性连接关系的步骤包括：

将一个所述外接测试点接地且另一个所述外接测试点接入电压，以与对应的所述导电线路和所述焊盘构成测试回路；以及，

测试每个所述测试回路的电流随电压的变化关系，以获取电流随电压的变化出现异常的所述测试回路，进而获得电性测试出现异常的所述电性连接关系。