[发明专利]半导体存储装置

说明书

本发明的实施方式提供一种能够抑制数据的误写入的半导体存储装置。一实施方式的半导体存储装置具备：第1存储单元及第2存储单元，能够存储数据且与位线并联连接；第1字线，与所述第1存储单元连接；与所述第1字线不同的第2字线，与所述第2存储单元连接；及控制电路。所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置。所述控制电路构成为在第1动作中，一边使所述第1电压增加一边反复多次对所述第1字线及所述第2字线施加第1电压。

[相关申请]

本申请享有以日本专利申请2019-103667号(申请日：2019年6月3日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为能够非易失性地存储数据的半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够抑制数据的误写入的半导体存储装置。

实施方式的半导体存储装置具备：第1存储单元及第2存储单元，能够存储数据且与位线并联连接；第1字线，与所述第1存储单元连接；与所述第1字线不同的第2字线，与所述第2存储单元连接；及控制电路。所述第1存储单元及所述第2存储单元相互共有第1阱区域，且隔着所述第1阱区域对向地设置。所述控制电路在第1动作中，一边使所述第1电压增加一边反复多次对所述第1字线及所述第2字线施加第1电压。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的框图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路图。

图3是第1实施方式的半导体存储装置的存储单元阵列的选择栅极线的俯视图。

图4是第1实施方式的半导体存储装置的存储单元阵列的字线的俯视图。

图5是沿着图3及图4的V-V线的存储单元阵列的剖视图。

图6是沿着图5的VI-VI线的存储柱的剖视图。

图7是表示第1实施方式的半导体存储装置的存储单元晶体管的数据及阈值分布的概念图。

图8是用于说明第1实施方式的半导体存储装置的过删除单元用写入动作的概要的流程图。

图9是用于说明第1实施方式的半导体存储装置的删除动作的示意图。

图10是用于说明第1实施方式的半导体存储装置的通常写入动作中的校验动作的示意图。

图11是用于说明第1实施方式的半导体存储装置的通常写入动作中的编程动作的示意图。

图12是用于说明第1实施方式的半导体存储装置的过删除单元用校验动作的示意图。

图13是用于说明第1实施方式的半导体存储装置的过删除单元用编程动作的示意图。

图14是用于说明第1实施方式的效果的示意图。

图15是用于说明第2实施方式的半导体存储装置的块中的通常写入动作的顺序的概念图。

图16是用于说明第2实施方式的半导体存储装置的块中的过删除单元用写入动作及通常写入动作的顺序的流程图。

图17是用于说明第2实施方式的半导体存储装置的块中的过删除单元用写入动作及通常写入动作的顺序的流程图。

图18是用于说明第3实施方式的半导体存储装置的块中的过删除单元用写入动作及通常写入动作的顺序的流程图。