[发明专利]半导体装置及其制造方法

说明书

实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚，形成有贯通孔；第1接触件，下端连接于上述半导体部分；第2接触件，下部配置在上述贯通孔内，下端连接于上述半导体部分；以及栅极电极，位于上述第1接触件与上述第2接触件之间，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜中的除了上述贯通孔以外的部分上。

相关申请

本申请享受以日本专利申请2019－53157号(申请日：2019年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

例如作为用于功率控制的MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor：金属氧化物半导体场效应晶体管)，使用DMOS(Double-Diffused MOSFET：双扩散MOSFET)。DMOS中，要求导通电阻的减小和可靠性的提高。DMOS中，为了得到场板效应，在源极与漏极之间设有比栅极氧化膜厚的氧化膜。作为比栅极氧化膜厚的氧化膜，从微细化及制造成本方面出发，多数情况下使用STI(Shallow Trench Isolation：元件分离绝缘膜)。

发明内容

实施方式提供一种导通电阻低且可靠性高的半导体装置及其制造方法。

实施方式的半导体装置，具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚，形成有贯通孔；第1接触件，下端连接于上述半导体部分；第2接触件，下部配置在上述贯通孔内，下端连接于上述半导体部分；以及栅极电极，位于上述第1接触件与上述第2接触件之间，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜中的除了上述贯通孔以外的部分上。

其他实施方式的半导体装置具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚；以及栅极电极，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜的一部分上。与上述第2绝缘膜的接触于上述第1绝缘膜的第1侧面对置且与上述第2绝缘膜分离的第2侧面，相对于上述第2绝缘膜的上表面倾斜。

实施方式的半导体装置的制造方法具备：在半导体部分上形成第1绝缘膜以及第2绝缘膜的工序，上述第2绝缘膜与上述第1绝缘膜接触，并且比上述第1绝缘膜厚；在上述第1绝缘膜上以及上述第2绝缘膜上形成导电膜的工序；通过选择性地除去上述导电膜，在上述导电膜形成沟槽，并且形成将上述第2绝缘膜的侧面覆盖的栅极电极的工序；在上述第2绝缘膜中的在上述沟槽的底面露出的部分形成贯通孔的工序；以及在上述第2绝缘膜的外侧形成连接于上述半导体部分的第1接触件，并且形成经由上述贯通孔而连接于上述半导体部分的第2接触件的工序。

其他实施方式的半导体装置的制造方法具备：在半导体部分上形成绝缘部件、以及由与上述绝缘部件不同的材料构成的第2绝缘膜的工序；在上述绝缘部件上以及上述第2绝缘膜上形成使上述第2绝缘膜的端部露出、并覆盖上述第2绝缘膜中的除上述端部以外的部分的掩模件的工序；以上述掩模件为掩模对上述第2绝缘膜实施各向同性蚀刻的工序；除去上述掩模件以及上述绝缘部件的工序；在上述半导体部分上形成比上述第2绝缘膜薄的第1绝缘膜的工序；以及形成栅极电极的工序，该栅极电极的一部分配置在上述第1绝缘膜上、其他一部分配置在上述第2绝缘膜上。

附图说明

图1是表示第1实施方式的半导体装置的截面图。

图2是表示图1的区域A的部分放大截面图。

图3A～图3D是表示第1实施方式的半导体装置的制造方法的平面图。