[发明专利]一种Fanout信号线提取电容的方法

说明书

一种Fanout信号线提取电容的方法，包括以下步骤：1）划分信号线的电容模拟区域为多个子区域单元；2）标记与所述信号线重叠的所述子区域单元；3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；4）分区域并行提取所述子电容模拟区域的电容值。本发明的Fanout信号线提取电容的方法，能够在每个划分的子区域并行地进行电容模拟，并且省略一些电容值较小的区域，这样可以大大缩短Fanout的电容模拟时间，提高平板显示设计效率。

技术领域

本发明涉及半导体集成电路自动化设计技术领域，特别是涉及一种Fanout信号线提取电容的方法。

背景技术

在平板显示设计中，相邻或相近Fanout（一组平行信号走线）信号线电压信号变化，会造成串扰等效应，造成显示问题，这种问题多是由于信号走线间的耦合电容引起。为了模拟出电容耦合效应对平板显示效果的影响，需要对Fanout信号线进行电容模拟，找到改进显示效果的设计方法。电容模拟一般都采用三维场求解器的方法，其计算量通常很大，并且模拟难度和模拟信号线的规模和复杂度直接相关。随着平板显示技术的不断更新，例如OLED、micro LEM、micro OLEM等新型显示技术，对Fanout信号线串扰问题更为敏感，在设计时需要充分考虑电容耦合效应。

在平板显示设计中，Fanout信号线的数量规模较大。通常情况下，有上千条以上的数据信号控制线，每条信号线都需要进行电容模拟，且每条信号线需要进行电容模拟的有效长度较长。将所有Fanout信号线进行电容提取，其计算量过大，无法进行直接三维结构电容模拟，且无法短时间模拟出太长的单条信号线电容。

在Fanout电容提取区域没有进行划分之前，由于Fanout信号线规模较大，提取时间很长，当Fanout数量较多时，场求解器可能无法模拟出结果。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种Fanout信号线提取电容的方法，能够在每个划分的子区域并行地进行电容模拟，并且省略一些电容值较小的区域，这样可以大大缩短Fanout的电容模拟时间，提高平板显示设计效率。

为实现上述目的，本发明提供的一种Fanout信号线提取电容的方法，包括以下步骤：

1）划分将Fanout信号线的电容模拟区域为多个子区域单元；

2）标记与所述Fanout信号线重叠的子区域单元；

3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；

4）分区域并行提取所述子电容模拟区域的电容值。

进一步地，所述子区域单元的宽度和高度为Su = p * N；

其中，p为两条平行Fanout信号线的线距，N为电容模拟经验值。

进一步地，所述电容模拟区域被划分为(w / Su) * (h / Su)个所述子区域单元；其中，h为所述电容模拟区域的高度，w为所述电容模拟区域的宽度。

进一步地，所述步骤3）进一步包括，

判断步骤2）中标记的所述子区域单元信号线锐角的倾斜角度；

当角度大于45°时，横向合并相邻的所述子区域单元；

当角度小于45°时，纵向合并相邻的所述子区域单元。

进一步地，还包括，

当角度大于45°时，横向扩展所述子区域单元；

当角度小于45°时，纵向扩展所述子区域单元；

当相邻的所述子区域单元处于45°交界时，对角度大于45°的子区域不进行横向扩展，对角度小于45°的子区域进行纵向扩展。