[发明专利]一种基于DDR读数据整数时钟周期的同步电路及同步方法

说明书

本发明公开了一种基于DDR读数据整数时钟周期的同步电路及同步方法，同步电路包括：相互连接的物理层校准电路和读数据有效使能生成电路；物理层校准电路用于对DDR读数据与参考数据进行延迟多拍使能比较，得到比较结果；读数据有效使能生成电路用于根据比较结果确定DDR读数据到达DDR物理层的整数时钟周期，将DDR读数据的有效使能延迟确定的整数时钟周期，实现DDR读数据整数时钟周期同步。本发明采用延迟多拍使能比较信号的方式确定DDR读数据到达DDR物理层的整数时钟周期，把该数据有效使能延迟相应的整数时钟周期，实现DDR读数据整数时钟周期同步。

技术领域

本发明涉及DDR技术领域，具体涉及一种基于DDR读数据整数时钟周期的同步电路及同步方法。

背景技术

根据DDR协议，在DDR控制器发出读命令后，经过若干个DDR时钟周期，DDR颗粒会返回DQS和DQ，控制器物理层需要处理的是把收到的数据(DQ)发送到控制器内部时钟域上，在物理层接口上即为dfi_rddata，相应的有效控制为dfi_rddata_valid。因为IO(输入输出端口)和板级之间连线延迟的不确定性，导致DDR物理层收到的数据和内部时钟的相位难以确定，这个相位包含整数时钟周期的相位和小数时钟周期。

现有技术的处理方式是通过延迟多拍读数据的方式来计算读数据回路的整数时钟延迟，因为读数据是位宽很大的信号，会导致相应的比较逻辑会大幅增加，同时也会带来速度的损耗。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于DDR读数据整数时钟周期的同步电路及同步方法，。

为实现上述目的，本发明采用的技术方案如下：

一种基于DDR读数据整数时钟周期的同步电路，所述同步电路包括：相互连接的物理层校准电路和读数据有效使能生成电路；

所述物理层校准电路用于对DDR读数据与参考数据进行延迟多拍使能比较，得到比较结果；

所述读数据有效使能生成电路用于根据所述比较结果确定所述DDR读数据到达DDR物理层的整数时钟周期，将所述DDR读数据的有效使能延迟所述确定的整数时钟周期，实现所述DDR读数据整数时钟周期同步。

进一步，如上所述的一种基于DDR读数据整数时钟周期的同步电路，所述物理层校准电路具体用于：

产生N个依次延迟1拍的脉冲信号，N为正整数；

根据所述脉冲信号对所述DDR读数据与所述参考数据进行比较，得到比较结果。

进一步，如上所述的一种基于DDR读数据整数时钟周期的同步电路，所述物理层校准电路包括：依次串联的N个寄存器reg以及N个比较器，一个寄存器reg对应一个比较器；

每个比较器的第一输入端连接所述DDR读数据，第二输入端连接参考数据，第三输入端连接对应寄存器reg输出的比较器使能信号，输出端连接所述读数据有效使能生成电路；

第一个寄存器reg的D端连接外部输入的脉冲，Q端连接对应的比较器的第三输入端和下一个寄存器reg的D端；第一个寄存器reg和最后一个寄存器reg之间的每个寄存器reg的D端连接上一个寄存器reg的Q端，Q端连接对应的比较器的第三输入端和下一个寄存器reg的D端；最后一个寄存器reg的D端连接上一个寄存器reg的Q端，Q端连接对应的比较器的第三输入端；

所述N个寄存器reg用于产生N个依次延迟1拍的脉冲信号，作为对应比较器的使能信号；

所述比较器用于根据对应寄存器reg输入的比较器使能信号对输入的所述DDR读数据和所述参考数据进行比较，输出比较结果。

进一步，如上所述的一种基于DDR读数据整数时钟周期的同步电路，所述读数据有效使能生成电路具体用于：