[发明专利]一种基于DDR读数据整数时钟周期的同步电路及同步方法

权利要求书

1.一种基于DDR读数据整数时钟周期的同步电路，其特征在于，所述同步电路包括：相互连接的物理层校准电路和读数据有效使能生成电路；

所述物理层校准电路用于对DDR读数据与参考数据进行延迟多拍使能比较，得到比较结果；

所述读数据有效使能生成电路用于根据所述比较结果确定所述DDR读数据到达DDR物理层的整数时钟周期，将所述DDR读数据的有效使能延迟所述确定的整数时钟周期，实现所述DDR读数据整数时钟周期同步；

所述物理层校准电路具体用于：

产生N个依次延迟1拍的脉冲信号，N为正整数；

根据所述脉冲信号对所述DDR读数据与所述参考数据进行比较，得到比较结果；

所述物理层校准电路包括：依次串联的N个寄存器reg以及N个比较器，一个寄存器reg对应一个比较器；

每个比较器的第一输入端连接所述DDR读数据，第二输入端连接参考数据，第三输入端连接对应寄存器reg输出的比较器使能信号，输出端连接所述读数据有效使能生成电路；

第一个寄存器reg的D端连接外部输入的脉冲，Q端连接对应的比较器的第三输入端和下一个寄存器reg的D端；第一个寄存器reg和最后一个寄存器reg之间的每个寄存器reg的D端连接上一个寄存器reg的Q端，Q端连接对应的比较器的第三输入端和下一个寄存器reg的D端；最后一个寄存器reg的D端连接上一个寄存器reg的Q端，Q端连接对应的比较器的第三输入端；

所述N个寄存器reg用于产生N个依次延迟1拍的脉冲信号，作为对应比较器的使能信号；

所述比较器用于根据对应寄存器reg输入的比较器使能信号对输入的所述DDR读数据和所述参考数据进行比较，输出比较结果。

2.根据权利要求1所述的一种基于DDR读数据整数时钟周期的同步电路，其特征在于，所述读数据有效使能生成电路具体用于：

根据每个脉冲信号对应的比较结果，确定所述DDR读数据到达DDR物理层的整数时钟周期。

3.根据权利要求2所述的一种基于DDR读数据整数时钟周期的同步电路，其特征在于，所述读数据有效使能生成电路具体用于：

当第M个脉冲信号对应的比较结果为所述DDR读数据与所述参考数据相同时，确定所述DDR读数据到达DDR物理层的整数时钟周期为M个时钟周期，M为正整数且小于或者等于N。

4.根据权利要求3所述的一种基于DDR读数据整数时钟周期的同步电路，其特征在于，所述读数据有效使能生成电路包括：依次串联的N个寄存器reg_以及相位选择器，所述相位选择器的输入端连接所述N个比较器的输出端；

第一个寄存器reg_的D端连接外部输入的延迟信号，Q端连接所述相位选择器的输入端和下一个寄存器reg_的D端；第一个寄存器reg_和最后一个寄存器reg_之间的每个寄存器reg_的D端连接上一个寄存器reg_的Q端，Q端连接所述相位选择器的输入端和下一个寄存器reg_的D端；最后一个寄存器reg_的D端连接上一个寄存器reg_的Q端，Q端连接所述相位选择器的输入端；

所述N个寄存器reg_用于产生N个依次延迟1拍的延迟信号；

所述相位选择器用于根据所述确定的整数时钟周期选择相应的延迟信号，生成延迟后的所述DDR读数据的有效使能，实现所述DDR读数据整数时钟周期同步。

5.根据权利要求4所述的一种基于DDR读数据整数时钟周期的同步电路，其特征在于，所述相位选择器具体用于：

当确定所述DDR读数据到达DDR物理层的整数时钟周期为M个时钟周期时，选择接收第M个寄存器reg_输出的延迟信号；

通过所述延迟信号将所述DDR读数据的有效使能延迟M个时钟周期，生成延迟后的所述DDR读数据的有效使能，实现所述DDR读数据整数时钟周期同步。