[发明专利]闪存器件的制造方法

说明书

本申请公开了一种闪存器件的制造方法，包括：提供一衬底，衬底上依次形成有栅氧化层、浮栅多晶硅层、隔离层以及控制栅，控制栅的顶端形成有硅氮化物层，硅氮化物层和控制栅的周侧形成有侧墙，侧墙包括硅氧化物层，侧墙之间的浮栅多晶硅层上覆盖有硅氧化物层；通过ICP刻蚀设备对硅氧化物层进行刻蚀，使侧墙之间的浮栅多晶硅层暴露；通过ICP刻蚀设备对侧墙之间的浮栅多晶硅层进行刻蚀，直至侧墙之间的栅氧化层暴露，形成浮栅。本申请通过ICP刻蚀设备对闪存器件的硅氧化物层和浮栅多晶硅层进行刻蚀，降低了闪存器件的制造工艺的复杂度。

技术领域

本申请涉及半导体制造技术领域，具体涉及一种闪存器件的制造方法。

背景技术

快闪存储器(Nand-flash，以下简称“闪存”)是一种采用非易失性存储(Non-volatileMemory，NVM)技术的存储器，目前被广泛应用于智能手机、平板电脑、数码相机、通用串行总线闪存盘(Universal Serial Bus Flash Disk，USB闪存盘，简称“U盘”)等具有存储功能的电子产品中。闪存的主要特点在于：容量相对较大，改写速度快，适用于大量数据的存储，断电后仍能保存数据，因此其得到了广泛的应用。

闪存器件的栅极从下至上包括浮栅(Floating Gate，FG)和控制栅(ControlGrid，CG)，栅极和衬底之间为栅氧化层。相关技术中，在闪存器件的制造过程中，在完成控制栅刻蚀步骤之后，需要分别进行氧化物刻蚀和浮栅刻蚀。由于氧化物和构成浮栅的多晶硅的刻蚀速率不同，且厚度和结构也不相同，因此氧化物的刻蚀步骤在轰击能力比较强的电容耦合等离子体(Capacitively Coupled Plasma，CCP)刻蚀设备中进行，浮栅刻蚀步骤在轰击能力比较弱，等离子体损伤比较小的电感耦合等离子体(Inductively CoupledPlasma，ICP)刻蚀机中进行。

图1至图3示出了相关技术提供的闪存器件的制造过程中对硅氧化物层101和浮栅多晶硅层102进行刻蚀的示意图。参考图1，衬底110上形成有在制造过程中形成的图形，需要刻蚀的部位如虚线所示；参考图2，在CCP刻蚀设备中对硅氧化物层101进行刻蚀，使浮栅多晶硅层102暴露；参考图3，在ICP刻蚀设备中对浮栅多晶硅层102进行刻蚀，使栅氧化层103暴露，形成浮栅。

由上述可知，氧化物刻蚀和浮栅刻蚀需要在不同的刻蚀设备完成，且在不同的设备中，每次刻蚀结束都要去除聚合物(Dry Strip)、湿法清洗(Wet Clean)和相应的量测，因此工艺步骤较为复杂，制造效率较低。

发明内容

本申请提供了一种闪存器件的制造方法，可以解决相关技术中提供的闪存器件的制造方法由于需要在不同的刻蚀设备对硅氧化物和浮栅多晶硅层进行刻蚀所导致的工艺复杂，制造效率低的问题。

一方面，本申请实施例提供了一种闪存器件的制造方法，包括：

提供一衬底，所述衬底上依次形成有栅氧化层、浮栅多晶硅层、隔离层以及控制栅，所述控制栅的顶端形成有硅氮化物层，所述硅氮化物层和所述控制栅的周侧形成有侧墙，所述侧墙包括硅氧化物层，所述侧墙内形成有硅氮化物隔离层，所述侧墙之间的浮栅多晶硅层上覆盖有硅氧化物层；

通过ICP刻蚀设备对所述硅氧化物层进行刻蚀，使所述侧墙之间的浮栅多晶硅层暴露，通过调节刻蚀过程中的参数调节在所述侧墙上堆积的反应副产物；

通过所述ICP刻蚀设备对所述侧墙之间的浮栅多晶硅层进行刻蚀，直至所述侧墙之间的栅氧化层暴露，形成浮栅，通过调节刻蚀过程中的参数使刻蚀多晶硅的速率大于刻蚀硅氧化物的速率。

可选的，所述通过调节刻蚀过程中的参数调节在所述侧墙上堆积的反应副产物，包括：

通过调节刻蚀过程中的偏压(Bias Radio Frequency)功率、源(Source)功率、反应气体流速和气压中的至少一种调节在所述侧墙上堆积的反应副产物。