[发明专利]一种基于FPGA的图像缩小方法

说明书

本发明公开了一种基于FPGA的图像缩小方法，包括以下步骤：定义步长step；设置一个加法器，设置一个存储器，定义地址计数器A，当满足地址计数器A大于加法器和最大值S时，加法器数值加上步长step；并输出图像像素；直到这一行图像采样结束；定义前一个像素值O(a,b)亮度值为x，后一个像素值O(a,b+1)的亮度为y，当前加法器小数部分的值为M；则输出图像的亮度值Z＝x(1‑M)+yM。本发明的有益效果在于，将图像缩小处理的过程全部由FPGA处理，提高了系统运行的效率和系统的稳定性；采样像素亮度计算的方法在计算效率和图像保真之间实现了平衡。

技术领域

本发明涉及一种图像缩小的方法，尤其是涉及一种基于FPGA的图像缩小方法。

背景技术

传统的图像缩小技术，一般都是利用电脑CPU，或者电脑显卡GPU来实现，比如在电脑上同时观看多张照片。利用CPU加GPU做成的图像拼接处理器，成本高，而且稳定性差，无法避免长时间使用后经常出现系统死机的问题，而且随着屏幕的扩大，需要处理的显示单元数量的扩大，系统性能会出现明显下降。

利用FPGA(现场可编程门阵列)来实现图像缩小的功能，可以克服现有技术的缺点，成本只有CPU加GPU的三分之一，而且性能稳定，可以实现长时间无故障运行。

发明内容

为了克服现有技术的缺陷，本发明提出一种基于FPGA的图像缩小方法，图像缩小数据处理的过程全部由FPGA实现。

为了实现上述发明目的，本发明采用如下技术方案：

一种基于FPGA的图像缩小方法，包括以下步骤：

S01，定义一个步长step，所述步长step用于控制输入图像缩小的倍数，所述步长step＝n.m，其中n表示步长的整数部分，m表示步长的小数部分；

S02，设置一个加法器，定义所述加法器的和的最大值是S；

S03，设置一个存储器，用于存储某一行的图像数据；对于任意一行图像数据，从存储器中读出相邻两个像素的值，并且定义该两个像素为前一个像素值O(a,b)和后一个像素值O(a,b+1)，其中，a、b分别表示像素的行、列；

每个时钟周期，从存储器中读出一个像素，并且更新前一个像素值和后一个像素值；

定义地址计数器A，在每行数据的开始，地址计数器A＝0；每当从存储器中读出像素时，地址计数器A在每个时钟周期加1；

在每行图像的起点，加法器的和S变为0；当满足地址计数器A大于加法器和最大值S时，加法器数值加上步长step；并输出图像像素；直到这一行图像采样结束；

S04，定义前一个像素值O(a,b)亮度值为x，后一个像素值O(a,b+1)的亮度为y，当前加法器小数部分的值为M；则输出图像的亮度值Z通过公式(1)确定：

Z＝x(1-M)+yM (1)。

作为优选方案，每个像素有红绿蓝三个颜色分量，图像缩小处理时，对三个颜色分量分别处理。

作为优选方案，所述步长step等于输入图像缩小的倍数。

本发明的有益效果在于，将图像缩小处理的过程全部由FPGA处理，提高了系统运行的效率和系统的稳定性；采样像素亮度计算的方法在计算效率和图像保真之间实现了平衡。

附图说明

图1是FPGA处理图像缩小系统结构示意图。

图2是数字图像像素示意图。

图3是采样后图像像素示意图。

具体实施方式