[发明专利]乘法器、数据处理方法、装置及芯片

说明书

本申请提供一种乘法器、数据处理方法、装置及芯片，所述乘法器包括：判断电路、数据寄存器、改进正则有符号数编码电路和改进压缩电路；所述判断电路的输出端与所述数据寄存器的输入端连接，所述数据寄存器的输出端与所述改进正则有符号数编码电路的输入端连接，所述改进正则有符号数编码电路的输出端与所述改进压缩电路的输入端连接；该乘法器可以通过判断电路确定接收到的数据是否为全0数据，若为全0数据就不需要将该数据存储至数据寄存器中，以减少数据寄存器的翻转次数，并且该乘法器不需要复杂稀疏选数电路，仅需要通过判断电路获取有效数据，使得乘法器只需要对有效数据进行处理，缩小了无效运算量，从而降低了乘法器的功耗。

技术领域

本申请涉及计算机技术领域，特别是涉及一种乘法器、数据处理方法、装置及芯片。

背景技术

随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能深度学习处理器的要求也越来越高。深度学习算法作为智能芯片广泛应用的算法之一，深度学习算法中通常会涉及到乘法运算，通过乘法器进行乘法运算在深度学习算法中是一种常见的操作。

传统技术中，通常会采用过滤稀疏神经网络中零值数据的计算来实现包含稀疏数据的乘法运算，其中，稀疏数据为数值0。由于稀疏数据的不均匀性，传统的乘法器中增加了复杂的稀疏选数电路来对零散的稀疏数据进行整理。但是由于复杂稀疏选数电路的存在，导致乘法器的功耗较高。

发明内容

基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、装置及芯片。

本申请实施例提供一种乘法器，所述乘法器包括：判断电路、数据寄存器、改进正则有符号数编码电路和改进压缩电路；所述判断电路的输出端与所述数据寄存器的输入端连接，所述数据寄存器的输出端与所述改进正则有符号数编码电路的输入端连接，所述改进正则有符号数编码电路的输出端与所述改进压缩电路的输入端连接；

其中，所述判断电路用于判断接收到的数据是否包含全0数据，并根据判断结果输出数据门控信号，所述数据寄存器用于根据接收到的所述数据门控信号选择接收所述数据，并存储所述数据，所述改进正则有符号数编码电路用于对所述数据寄存器存储的所述数据进行正则有符号数编码处理，得到符号位扩展后的部分积，并根据所述符号位扩展后的部分积得到目标编码部分积，所述改进压缩电路用于对所述目标编码部分积进行累加处理得到乘法运算结果。

在其中一个实施例中，所述改进正则有符号数编码电路中包括第一输入端，用于接收输入的功能模式选择信号；所述改进压缩电路中包括第一输入端，用于接收输入的所述功能模式选择信号，所述功能模式选择信号用于确定所述乘法器当前可处理的数据位宽。

在其中一个实施例中，所述判断电路包括：数据输入端口、逻辑信号输出端口以及数据输出端口，所述数据输入端口用于接收进行乘法运算的数据，所述逻辑信号输出端口用于输出所述判断电路根据判断结果得到的所述数据门控信号，所述数据输出端口用于输出所述数据。

在其中一个实施例中，所述数据寄存器包括：门控信号输入端口、数据输入端口以及运算数据输出端口，所述门控信号输入端口用于接收所述判断电路输出的所述数据门控信号，所述数据输入端口用于根据所述数据门控信号，选择接收所述判断电路输出的第一数据和第二数据，所述运算数据输出端口用于输出所述数据寄存器接收到的所述第一数据和所述第二数据。

在其中一个实施例中，所述改进正则有符号数编码电路包括编码处理支路以及部分积获取支路；所述编码处理支路用于对接收到的数据进行正则有符号数编码处理，得到目标编码；所述部分积获取支路用于根据所述目标编码得到所述符号位扩展后的部分积，并根据所述符号位扩展后的部分积得到所述目标编码部分积。