[发明专利]二进制并联加法器和乘法器

说明书

本发明描述一种算术逻辑单元ALU，其包含二进制、并联加法器和乘法器以进行算术运算。所述ALU包含加法器电路，其耦合到多路复用器以接收针对于加法运算或乘法运算的输入运算元。在所述乘法运算期间，所述ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且经由所述多路复用器将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出。在加法运算期间，所述ALU配置成经由所述多路复用器将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。

技术领域

本申请案涉及一种存储器装置，且确切地说，涉及一种存储器装置中的算术电路。

背景技术

高数据可靠性、高速存储器存取、低功率和减小的芯片大小是半导体存储器所需的特征。在一些应用中，存储器装置可包含电路，所述电路配置成使用在存储器处从外部主机接收到或从存储器提供到外部主机的数据、地址或其它信息来进行基本算术运算。然而，算术电路可消耗存储器装置的芯片上的额外空间，且算术电路的运算与并不具有算术电路的装置相比可消耗额外功率。

发明内容

本公开的一个方面提供一种设备，设备包括：算术逻辑单元(arithmetic logicunit；ALU)，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且将部分乘积运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元和第二运算元的乘积的值的输出，其中，在加法运算期间，ALU配置成将第一运算元和第二运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元和第二运算元的总和的值的输出。

本公开的另一方面提供一种存储器装置，存储器装置包括：多个堆叠存储器芯片，其各自具有相应存储器单元阵列；以及控制器，其配置成执行指令以进行与多个堆叠存储器芯片相关联的存储器存取运算，其中控制器包含算术逻辑单元(ALU)，其配置成基于第一所接收运算元和第二所接收运算元而进行算术功能，其中，ALU配置成基于第一所接收运算元和第二所接收运算元而确定部分乘积运算元，其中，在乘法运算期间，ALU配置成将部分乘积运算元提供到ALU的加法器电路作为输入运算元，且在加法运算期间，ALU配置成将第一所接收运算元和第二所接收运算元提供到加法器电路作为输入运算元，其中加法器电路配置成基于输入运算元而在输出端处提供总和。

本公开的另一方面提供一种方法，方法包括：在存储器的算术逻辑单元(ALU)处接收第一运算元和第二运算元；基于第一运算元和第二运算元而确定部分乘积运算元；响应于乘法运算命令而将部分乘积运算元提供到ALU的加法器电路，其中加法器电路的输出是第一运算元和第二运算元的乘积；以及响应于加法运算命令而将第一运算元和第二运算元提供到ALU的加法器电路，其中加法器电路的输出是第一运算元和第二运算元的总和。

附图说明

图1是根据本公开的实施例的存储器的框图。

图2是根据本公开的实施例的ALU的框图。

图3是根据本公开的实施例的ALU的框图。

图4A是根据本公开的实施例的示范性ALU的图式的框图。

图4B是根据本公开的实施例的描绘经由ALU推导乘积的示范性表。

图4C包含根据本公开的实施例的实例半加法器和实例全加法器的逻辑图。

具体实施方式